KR0135165B1 - 다층레지스트를 이용한 패턴형성방법 - Google Patents

Abstract

본 발명은 다층레지스트를 이용한 패턴형성방법에 관한 것으로, 하부구조물(12)의 단차가 낮은 영역상에 제1하층레지스트층(13)을 형성하여 하부구조물의 표면을 평탄화시키는 단계와, 상기 표면이 평탄화된 하부 구조물상에 제2하층레지스트(15)를 도포하는 단계, 상기 제2하층레지스트(15)상에 중간층(16)을 형성하는 단계, 상기 중간층(16)상에 상층레지스트(17)를 도포하는 단계, 상기 상층레지스트(17)을 소정패턴으로 패터닝하는 단계, 상기 상층레지스트패턴을 상기 중간층에 전사시키는 단계, 및 상기 중간층에 전사된 패턴을 상기 하층레지스트(13,15)에 전사시키는 단계를 포함하여 이루어지는 다층레지스트를 이용한 패턴형성방법을 제공하다.

본 발명에 의하면 하층레지스트 도포에 의해 단차의 영향이 없어지므로 상층레지스트를 현상할 때 평탄한 표면의 웨이퍼에서와 같은 비슷한 촛점심도를 갖게 되어 해상 한계를 종래의 경우보다 2배 이상 개선할 수 있으며, 상층레지스트 노광시 단차가 1.5㎛ 이상 커져도 마스크 1장으로 전체패턴을 동시에 현상할 수 있으므로 공정의 단순화 및 비용절감을 도모할 수 있게 된다.

Description

다층레지스트를 이용한 패턴형성방법

제1도는 종래 기술에 의한 다층레지스트를 이용한 패턴형성방법을 도시한 공정순서도.

제2도는 본 발명에 의한 다층레지스트를 이용한 패턴형성방법을 도시한 공정순서도.

제3도는 본 발명과 종래 기술에 있어서의 다층레지스트를 이용한 패턴형성시 노광량에 따른 촛점심도를 비교하여 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

5 : 제2하층레지스트 11 : 기판

12 : 단차를 가진 하부구조물(반도체 메모리소자)

13 : 제1하층레지스트 14 : 마스크

16 : 중간층 17 : 상층레지스트

본 발명은 반도체집적 회로소자 제조에 관한 것으로, 특히 다층레지스트를 이용한 패턴형성방법에 관한 것이다.

반도체 집적회로를 형성하는 소자설계시의 디자인틀(Disign rule)이 점차 줄어들면서 반도체소자의 표면단차가 패턴형성에 제약이 되고 있다.

이에 따라 종래 단층의 레지스트를 이용한 패턴형성방법이 다층레지스트를 이용하는 리소그래피(Lithography) 기법으로 바뀌어 가고 있다.

이러한 문제를 해결하기 위해 2층 레지스트공정 및 3층 레지스트공정 등이 개발되었는데, 이는 하층레지스트를 두껍게 도포하여 단차를 완화시킨 다음 상층레지스트를 그 위에 형성하여 단차의 영향을 줄이고 레티클(Reticle)에 의한 노광시 빛의 산란으로 인한 패턴결함을 최소화할 수 있도록 한 정교한 기술이다.

종래의 3층 레지스트공정을 이용한 패턴형성방법을 커패시터 형성후 셀부와 주변회로부의 단차가 약 1.5㎛ 이상 차이나는 반도체메모리 구조를 예로 들어 설명하면 다음과 같다.

제1도에 상기 종래의 3층 레지스트공정을 이용한 패턴형성방법을 공정순서에 따라 나타내었다.

먼저, 제1a도에 도시한 바와 같이 소자(2)의 형성으로 인해 단차가 형성된 기판(1)상에 하층레지스트(3)를 도포하여 단차를 완화시킨다. 여기서 Ⅰ은 반도체메모리에 있어서 소자간 분리영역을 타나낸 것이고, Ⅱ는 소자, 즉 커패시터 등이 형성된 영역을 나타낸 것으로, I과 Ⅱ가 셀부가 되고 Ⅲ은 주변부이다.

다음에 제1b도에 도시한 바와 같이 상기 하층레지스트(3)상에 중간층(5)을 형성한다. 이 중간층은 후속공정에서 중간층상에 형성될 상층레지스트의 빛산란 효과를 차단할 수 있는 물질을 사용하여 형성한다.

이어서 제1c도에 도시한 바와 같이 상기 중간층(5)상에 상층레지스트(6)을 도포한 후, 제1d도에 도시한 바와 같이 마스크(도시하지 않음)를 이용한 포토리소그래피공정을 통해 상기 상층레지스트(6)를 소정패턴을 패터닝한다.

다음에 제1e도에 도시한 바와 같이 상기 패터닝된 상층레지스트패턴(6)을 마스크로 하여 그 하부의 중간층(5)을 식각하여 마스크패턴을 중간층에 전사시킨 다음 상층레지스트를 제거한다.

이어서 제1f도에 도시한 바와 같이 상기 중간층패턴(5)을 마스크로 하여 하층레지스트를 식각함으로써 최종적으로 하층레지스트패턴(3)을 형성한다.

그러나 상술한 종래의 다층레지스트공정은 단차가 1.0㎛이하일 경우에는 용이하게 해상한계 및 촛점심도(Depth of Focus)를 증대시킬 수 있으나, 단차가 1.0㎛이상일 경우에는 그 효과가 떨어진다.

제1도에 도시된 바와 같이 다차가 1.5㎛ 이상일 경우에는 다층으로 레지스트를 도포하여도 단차가 완전히 없어지지 않기 때문에 상층레지스트를 패터닝할 때 노광이 불균일하게 되어 패턴형성시 브릿지(Bridge)의 원인이 된다.

또한 하층레지스트패턴을 최종적으로 형성할 때 단차로 인하여 적절한 CD(Critical Dimension)조정에 의해 패턴 전체에 걸쳐서 균일한 패턴을 얻을 수 없는 CD-바이어스 문제가 심각하게 발생한다.

상술한 종래방법 이외에도 다층레지스트공정을 이용한 패턴형성방법으로 미국 특허 4,557,797이 있는 바, 이 방법은 상층 및 하층레지스트는 포토레지스트를 사용하고 중간층은 레지스트가 아닌 비반사(Anti-reflective) 물질을 이용하여 형성함으로써 상층레지스트 노광시 차단효과를 유지하는 것이다.

그러나 이 방법도 단차가 클 경우에는 단차가 완전히 평탄화하지 않으므로 상술한 종래 기술의 문제점을 드러낸다.

또한 하층과 상층을 유기질층(Novolak photoresist)으로 형성하고 중간층을 실리콘을 베이스로 하는 폴리머(polymer)로 형성하는 미국 특허 4,891,303의 방법과, 하층은 자외선 감광용레지스트로 형성하고 상층은 원자외선(Deep-UV)감광용레지스트로 형성하는 미국 특허 4,770,739의 방법 등과 같이 여러가지 다양한 물질로 다층을 형성하는 방법이 있으나, 이들 방법도 단차가 매우 클 경우에는 상술한 문제를 해결할 수 없게 된다.

즉, 상기 종래의 다층레지스트 방법들로는 예컨대 반도체 메모리소자를 제조할 경우, 상층레지스트의 노광 공정시 단차가 서로 다른 워드라인 스트랩(word line strap), 메인 셀(main cell), 센서 증폭기(sensor amplifier), 로우디코더(Row decoder)등의 촛점심도가 일치하지 않게 되어 동일한 노광필드(Exposure field) 내에서 각 부분별로 라인과 스페이스(line ＆ space)간의 브릿지 또는 단락(short) 등의 패턴결함이 발생하게 되어 결국 단차가 큰 주변영역과 셀영역을 동시에 패터닝하는 것이 매우 어렵게 된다.

본 발명은 상술한 문제를 해결하기 위한 것으로, 고단차에서도 패턴형성이 가능한 다층레지스트를 이용한 패턴형성방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명의 다층레지스트를 이용한 패턴형성방법은 단차를 가진 하부구조물의 단차가 낮은 영역상에 제1하층레지스트층을 형성하여 하부구조물의 표면을 평탄화시키는 단계와 상기 표면이 평탄화된 하부구조물상에 제2하층레지스트를 도포하는 단계, 상기 제2하층레지스트상에 중간층을 형성하는 단계, 상기 중간층상에 상층레지스트를 도포하는 단계, 상기 상층레지스트를 소정패턴으로 패터닝하는 단계, 상기 상층레지스트패턴을 상기 중간층에 전사시키는 단계, 및 상기 중간층에 전사된 패턴을 상기 하층레지스트에 전사시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2도에 본 발명의 일실시예에 의한 다층레지스트를 이용한 패턴형성방법을 공정순서에 따라 도시하였다.

먼저, 제2a도에 도시한 바와 같이 소자(12)의 형성으로 인해 단차가 형성된 기판(11)상에 제1하층레지스트(13)를 1.5㎛정도 도포하여 단차가 형성된 기판 표면을 일차적으로 평탄화시킨다.

상기 제1하층레지스트로는 광스펙트럼에 감광하는 레지스트를 사용하는데 RMMA(polymethy1-methacrylate)를 사용하며, 노블락(Novolak)계 포토레지스트를 사용할 수 있다. 여기서 I은 반도체메모리에 있어서 소자간 분리영역을 나타낸 것이고, II는 소자, 즉 커패시터가 형성된 영역을 나타낸 것으로, I과 II가 셀부가 되고 III은 주변부이다.

이때, 주변부(III)의 제1하층레지스트(13) 도포두께가 셀부(II)와 주변부(III)와의 단차와 같거나 30% 이내일 경우 평탄화에 유리하게 된다.

이어서 제2b도에 도시한 바와 같이 셀부(II)만 노광시킬 수 있는 마스크로서, 예컨대 셀문턱전압 조절용 이온주입 마스크(14)를 이용하여 상기 제1하층레지스트(13)를 CANON 2000il 스텝퍼(stepper)(365nm)를 기준으로 500mj/㎠의 에너지로 과도노광시킨 후, 80초간 현상액에서 현상하면, 제2c도에 도시한 바와 같이 셀영역(II)의 레지스트가 모두 제거되어 기판표면의 평탄화가 이루어진다.

상기 현상공정을 마친 후, 제1하층레지스트(13)의 경도를 유지시키기 위해 150∼300℃, 예컨대 230℃ 온도에서 6분간 베이크(bake)공정을 실시하여 잔류하는 현상액을 제거한다.

상기 기판표면을 평탄화시키는 방법으로, 제1하층레지스트를 도포한 다음 에치백(Etchback)공정을 이용할 수도 있다.

다음에 제2d도에 도시한 바와 같이 상기 제1하층레지스트의 노광 및 현상공정에 의해 평탄화된 결과물상에 제2하층레지스트(15)로서 노블락계 포토레지스트를 1∼4㎛의 두께, 예컨대 2㎛의 두께로 도포함으로써 제1 및 제2하층레지스트(13,15)에 의해 단차가 있는 기판을 완전히 평탄화시킨다.

이어서 제2e도에 도시한 바와 같이 상기 제2하층레지스트(15)상에 중간층(16)을 0.1∼0.5㎛의 두께범위, 예컨대 0.15㎛ 두께로 형성한다.

상기 중간층은 광스펙트럼에 감광되지 않는 무기물질로서 300℃ 이하의 온도에서 형성이 가능한 물질로 형성하는 것이 바람직한데, 예컨대 SOG(spin on glass) 또는 SiH₄-산화막으로 형성한다.

계속해서 제2f도에 도시한 바와 같이 상기 중간층(16)상에 상층레지스트(17)로서 노블락계 포토레지스트를 0.1∼0.9㎛의 두께범위, 예컨대 0.4㎛ 두께로 도포한다.

다음에 제2g도에 도시한 바와 같이 소정의 마스크(도시하지 않음)를 이용한 포토리소그래피공정을 통해 상기 상층레지스트(17)를 패터닝하여 소정패턴을 형성한 후 제2h도에 도시한 바와 같이 상기 형성된 상층레지스트패턴(17)을 마스크로 하여 상기 중간층(16)을 식각하여 상기 패턴을 중간층에 전사시킨다.

이어서 제2i도에 도시한 바와 같이 상기 패터닝된 중간층(16)을 마스크로 하여 하층레지스트(13,15)를 식각하여 최종적으로 하층레지스트 패턴을 형성하고 중간층 잔류물 및 생성된 폴리머를 20 : 1 BOE(Buffered Oxide Etchant)에 담가 제거한다.

한편, 본 발명에 의해 얻어지는 효과를 살펴보기 위해 상층레지스트패턴을 현상한 후, 노광량에 따른 촛점심도를 단차부위별로 제3도에 나타내었다.

모니터한 부위는 워드라인스트랩(①), 메인셀(②), 센서증폭기(③), 로우디코더(④)의 4부분이다. 도면에서 굵은 실선부분은 본 발명의 방법을 적용한 경우이고, 가는 실선부분은 종래의 3층레지스트공정을 적용한 경우이다.

(a)는 140mj/㎠의 에너지로 노광하여 노광량이 부족한 경우(under exposure)를 나타낸 것으로, 4부분의 모니터부위의 오버랩(overlap)되는 촛점심도(D.O.F)가 종래는 +0.5∼+1.5㎛로 0.5㎛의 마진을 가지는 반면에 본 발명의 경우는 +0.5∼+2.0㎛의 마진을 갖는 것을 보여주는 것이다.

(b)는 160mj/㎠의 에너지로 노광한 최적 노광상태를 나타낸 것으로, 4부분의 모니터부위의 오버랩(overlap)되는 촛점심도(D.O.F)가 종래는 +2.0∼2.5㎛로 0.5㎛의 마진을 가지는 반면에 본 발명의 경우는 +0.5∼+2.0㎛로 1.5㎛의 마진을 갖는 것을 보여주는 것이다.

(c)는 180mj/㎠의 에너지로 노광한 과도노광상태를 나타낸 것으로, 4부분의 모니터부위의 오버랩(overlap)되는 촛점심도(D.O.F)가 종래는 0인 반면에 본 발명의 경우는 +1.0∼+2.0㎛로 1.5㎛의 마진을 갖는 것을 보여주는 것이다.

그리고 (d)는 단차가 없는 경우의 촛점심도를 상기 단차가 있는 경우와 비교하기 이해 실리콘웨이퍼상에 0.4㎛ 두께의 레지스트를 도포한 후, 160mj/㎠의 에너지로 노광한 결과를 나타낸 것으로, -0.5∼+1.0㎛로 1.5㎛의 마진을 가짐을 보여주고 있다.

제3도의 결과에서 알 수 있듯이 본 발명은 하부구조물의 단차의 영향을 받지 않도록 그 위에 도포되는 하층레지스트를 평탄화시킴으로써 상층레지스트 패턴형성 후에도 평탄한 표면(제3d도 참조)에 패턴을 형성한 것과 동일하게 촛점심도를 유지할 수 있으므로 해상한계를 종래의 다층레지스트방법의 경우보다 2배이상 개선할 수 있으며, 상층레지스트 패턴형성을 위한 노광공정시의 원샷 필드(oneshot field)내에서 위치에 관계없이 균일한 촛점심도를 구현할 수 있다.

이에 따라 반도체메모리장치의 3차원 구조의 커패시터에 의한 단차에서도 본 발명을 적용하는 것이 가능하게 된다.

본 발명은 또한 전체적인 평탄화(Global planarization) 측면에서도 효과가 있으며, 이와같은 평탄화효과로 인해 최종적인 패턴형성시 마이크로브릿지 등이 발생하는 문제가 해결되며 CD바이어스의 개선도 가능하게 된다.

본 발명은 반도체장치의 콘택홀 형성공정에 적용할 수도 있다.

콘택홀은 그 형성위치에 따라 동일한 노광에너지에서의 해상한계가 차이가 나게 되는데, 예를 들어 활성영역, 게이트, 비트라인, 워드라인스트랩 등 각기 다른 단차를 갖는 패턴에 동일한 크기의 콘택홀을 형성할 경우 본 발명을 적용하면 각각의 부분을 분리하지 않고 마스크 1장으로 전체를 노광하여 패턴을 형성할 수 있다.

이상 상술한 바와 같이 본 발명에 의하면, 하층레지스트 도포에 의해 단차의 영향이 없어지므로 상층레지스트를 현상할 때 평탄한 표면의 웨이퍼에서와 비슷한 촛점심도를 갖게 되어 해상한계를 종래의 경우보다 2배이상 개선할 수 있으며, 상층레지스트 노광시 단차가 1.5㎛ 이상 커져도 마스크 1장으로 전체패턴(셀패턴과 주변부패턴)을 동시에 현상할 수 있으므로 공정의 단순화 및 비용절감을 도모할 수 있게 된다.

Claims (4)

1. 단차를 가진 하부구조물(12)의 전면에 제1하층레지스트(13)를 도포한 후, 소정의 마스크를 적용하여 단차가 높은 부분만을 선택적으로 과도노광시키고 현상하여 하부구조물의 표면을 평탄화시키는 단계와, 상기 표면이 평탄화된 하부구조물을 150℃∼300℃의 온도에서 일정시간 베이킹하여 경화시키고 그 상에 제2하층레지스트(15)를 도포하는 단계, 상기 제2하층레지스트(15)상에 SOG 또는 SiH₄-산화막중의 어느 하나를 사용하여 중간층(16)을 형성하는 단계, 상기 중간층(16)상에 상층레지스트(17)를 도포하는 단계, 상기 상층레지스트(17)를 소정패턴으로 패터닝하는 단계, 상기 상층레지스트패턴을 상기 중간층에 전사시키는 단계, 및 상기 중간층에 전사된 패턴을 상기 하층레지스트(13,15)에 전사시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 다층레지스트를 이용한 패터닝 방법.
2. 제1항에 있어서, 상기 단차를 가진 하부구조물(12)의 단차가 낮은 영역상에 제1하층레지스트층(13)을 형성하여 하부구조물(12) 전면에 제1하층레지스트(13)를 도포한 후, 에치백공정에 의해 제1하층레지스트를 식각하는 공정에 의해 행하는 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
3. 제1항에 있어서, 상기 제1하층레지스트층의 두께는 상기 하부구조물의 단차가 가장 낮은 부분의 단차와 같거나 이 단차의 30% 이내로 하는 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.
4. 제1항에 있어서, 상기 중간층(15)은 광스펙트럼에 감광하지 않는 무기물질로 형성하는 것을 특징으로 하는 다층레지스트를 이용한 패턴형성방법.