KR20030054745A - 반도체 소자의 콘택 영역 형성 방법 - Google Patents
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Abstract
본 발명은 하부 금속 배선상에 식각 방지막을 증착함으로써 오정렬이 발생하여도 층간 절연막이 과도 식각되는 문제점을 개선할 수 있는 반도체 소자의 콘택 영역 형성 방법에 관한 것으로, 기판상에 하부 절연막, 하부 금속층, 제 1 식각 방지막을 차례로 증착하는 단계와, 상기 제 1 식각 방지막을 선택적으로 제거하고, 상기 제 1 식각 방지막 선폭으로 상기 하부 금속층을 패터닝하여 하부 금속 배선을 형성하는 단계와, 상기 제 1 식각 방지막 표면 높이로 기판상에 제 1 층간 절연막을 증착하는 단계와, 상기 제 1 층간 절연막 상에 제 2 식각 방지막, 제 2 층간 절연막을 증착하는 단계와, 상기 제 2 층간 절연막을 선택적으로 제거하여 콘택 영역을 형성하는 단계와, 상기 콘택 영역 하부의 제 1, 제 2 식각 방지막을 선택적으로 제거하여 하부 금속 배선을 노출시키는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 하부 금속 배선상에 식각 방지막을 증착함으로써 오정렬이 발생하여도 층간 절연막이 과도 식각되는 문제점을 개선할 수 있는 반도체 소자의 콘택 영역 형성 방법에 관한 것이다.
도 1은 종래의 반도체 소자의 콘택 영역 형성시 문제점을 나타낸 공정 단면도이다.
도 1과 같이, 종래의 반도체 소자는 오정렬이 발생하게 되면 콘택 홀 식각시 층간 절연막(13)이 식각되어 버린다. 따라서, 하부 금속 배선과 동시에 기판상의 하부 절연막이 노출되는 현상이 발생하여, 콘택의 역할을 할 수 없게 된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 콘택 영역의 형성 방법을 설명하면 다음과 같다.
기판(11) 상 증착한 하부 금속 배선층을 패터닝하여 하부 금속 배선(12)을 형성한다.차례로 증착한다. (상기의 기판은 하부 절연막을 상부에 포함하고 있다.)
이어, 상기 하부 금속 배선(12)이 제거된 영역에 제 1 층간 절연막(13)을 증착한다.
이어, 상기 제 1 층간 절연막(13)과 하부 금속 배선(12) 상에 제 2 층간 절연막(14)을 증착한다.
이어, 상기 제 2 층간 절연막(14)을 선택적으로 제거하여 콘택 영역을 형성한다.
이 때, 도 1과 같이, 오정렬이 발생하게 되면, 상기 제 1 층간 절연막(13)까지 식각되어, 콘택이 이루어지지 못하게 된다.
상기와 같은 종래의 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.
반도체 소자의 집적도가 향상할수록 콘택층과 하부 금속 배선간의 중첩 영역이 감소한다. 따라서, 하부 금속 배선과 콘택층간의 오정렬이 발생할 경우가 증가하게 된다.
오정렬이 발생한 경우, 기존의 콘택 형성 방법으로 콘택 식각 공정을 진행하면 층간 절연막을 파괴하여 콘택 형성이 불가능하여 소자 특성과 수율의 저하에 원인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 하부 금속 배선상에 식각 방지막을 증착함으로써 오정렬이 발생하여도 층간 절연막이 과도 식각되는 문제점을 개선할 수 있는 반도체 소자의 콘택 영역 형성 방법을 제공하는 데, 그 목적이 있다.
도 1은 종래의 반도체 소자의 콘택 영역 형성 후 문제점을 나타낸 공정 단면도
도 2a 내지 도 2g는 본 발명의 반도체 소자의 콘택 영역 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 기판 22 : 하부 금속층
23 : 제 1 식각 방지막 24 : 제 1 층간 절연막
25 : 제 2 식각 방지막 26 : 제 2 층간 절연막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 영역 형성 방법은 기판상에 하부 절연막, 하부 금속층, 제 1 식각 방지막을 차례로 증착하는 단계와, 상기 제 1 식각 방지막을 선택적으로 제거하고, 상기 제 1 식각 방지막 선폭으로 상기 하부 금속층을 패터닝하여 하부 금속 배선을 형성하는 단계와, 상기 제 1 식각 방지막 표면 높이로 기판상에 제 1 층간 절연막을 증착하는 단계와, 상기 제 1 층간 절연막 상에 제 2 식각 방지막, 제 2 층간 절연막을 증착하는 단계와, 상기 제 2 층간 절연막을 선택적으로 제거하여 콘택 영역을 형성하는 단계와, 상기 콘택 영역 하부의 제 1, 제 2 식각 방지막을 선택적으로 제거하여 하부 금속 배선을 노출시키는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 콘택 영역 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 반도체 소자의 콘택 영역 형성 방법을 나타낸 공정 단면도이다.
도 2a 내지 도 2g에 형성된 공정 단면도에 그려진 기판(21)은 하부 절연막이 상부에 증착된 반도체 기판이다.
도 2a와 같이, 기판(21) 상에 하부 절연막(미도시), 하부 금속 배선층(22), 제 1 식각 방지막(23)을 차례로 증착한다.
본 발명의 상기 제 1 식각 방지막(23)은 콘택 영역 형성을 위한 식각 공정시 층간 절연막의 과도 식각(over etch)을 방지하기 위한 식각 방지막(etch stopper)으로 이용하고, 또한, 하부 금속 배선의 패터닝시에는 하드 마스크(hard mask)로 사용한다.
도 2b와 같이, 상기 제 1 식각 방지막(23)을 선택적으로 제거하여 하부 금속 배선이 형성되는 패턴을 정의하고, 상기 패터닝된 제 1 식각 방지막(23a)을 이용하여, 상기 하부 금속층(22)을 선택적으로 제거하여 하부 금속 배선(22a)을 형성한다.
도 2c와 같이, 상기 제 1 식각 방지막(23a) 및 하부 금속 배선(22a)에 제거된 영역을 매립하도록 제 1 층간 절연막(24)을 충분히 증착한 후, 제 1 상기 식각 방지막(23a) 표면 높이로 평탄화 공정을 진행한다.
도 2d와 같이, 상기 제 1 식각 방지막(23a)을 포함한 제 1 층간 절연막(24) 상에 제 2 식각 방지막(25)을 증착한다.
도 2e와 같이, 제 2 층간 절연막(26)을 상기 제 2 식각 방지막(25)상에 증착하여 이후 생성될 상부 금속 배선과 하부 금속 배선(22a)간의 절연층을 형성한다.
이어, 제 2 층간 절연막(26)을 선택적으로 제거하여 콘택 영역을 형성한다. 정상적인 콘택 영역이 형성된다면, 식각 방지막이 필요치 않겠지만, 미세한 패턴을 지향하는 현재의 공정상 도 2f와 같은 오정렬이 발생하기 쉽다.
그러나, 본 발명과 같이, 콘택 영역 형성시 제 2 식각 방지막(25)이 제 1 층간 절연막(24)을 보호하는 역할을 하게 되어, 오정렬로 인한 제 1 층간 절연막(24)의 과도 식각이 방지된다.
도 2g와 같이, 상기 콘택 영역 하부, 즉, 상기 하부 금속 배선(22a)상에 남아있는 제 2, 제 1 식각 방지막(25, 23a)을 선택적으로 제거한다. 이러한 제 1, 제 2 식각 방지막의 제거(23a, 25)는 층간 절연막과 식각 방지막의 식각률의 차이를 이용하여 상기 식각 방지막에서의 식각률이 높은 식각용액을 이용하여 진행한다.
상기 제 1, 제 2 식각 방지막(23a, 25)을 선택적으로 제거하게 되면, 하부 배선을 노출시킨 형태로 제 1, 제 2 식각 방지막(23b, 25a)이 형성된다.
이어, 도면에는 도시하지 않았지만, 상기 콘택 영역을 플러그를 매립하여 콘택 영역 형성 공정을 완료한다.
상기와 같은 본 발명의 반도체 소자의 콘택 영역 형성 방법은 다음과 같은 효과가 있다.
첫째, 콘택 홀 형성 공정시 하부 금속 배선의 오정렬로 인하여 콘택 홀 식각시 절연막이 파괴된다. 그로 인한 콘택 홀 저항의 불량이 발생하는 데, 금속 배선과 콘택 홀간의 오정렬이 발생할 경우에도 절연막의 파괴를 막을 수 있는 콘택 영역 형성 방법이다.
첫째, 식각 방지막을 하부 금속 배선과 상부 층간 절연막 사이에 증착하여 콘택 영역 형성시 층간 절연막의 과잉 식각(over etch)과 언더 식각(under etch)간의 공정 마진을 증가할 수 있다.
둘째, 콘택 영역을 안정된 형상으로 형성하여 소자의 특성을 향상시킬 수 있다.
셋째, 금속 배선과 콘택 영역과의 오버랩(overlap) 사이즈가 감소하는 현재의 공정 기술에 부응하여 콘택 영역 형성시 오정렬이 발생하여도, 안정적으로 콘택 영역의 형성이 가능하므로, 콘택이 차지하는 칩 사이즈가 감소함으로써, 수율을 향상시킬 수 있다.
Claims (4)
- 기판상에 하부 절연막, 하부 금속층, 제 1 식각 방지막을 차례로 증착하는 단계;상기 제 1 식각 방지막을 선택적으로 제거하여, 상기 제 1 식각 방지막 선폭으로 상기 하부 금속층을 패터닝하여 하부 금속 배선을 형성하는 단계;상기 제 1 식각 방지막 표면 높이로 기판상에 제 1 층간 절연막을 증착하는 단계;상기 제 1 층간 절연막 상에 제 2 식각 방지막, 제 2 층간 절연막을 증착하는 단계;상기 제 2 층간 절연막을 선택적으로 제거하여 콘택 영역을 형성하는 단계;상기 콘택 영역 하부의 제 1, 제 2 식각 방지막을 선택적으로 제거하여 하부 금속 배선을 노출시키는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 콘택 영역 형성 방법.
- 제 1항에 있어서, 상기 제 1 식각 방지막은 하부 금속 배선의 하드 마스크로 이용됨을 특징으로 하는 반도체 소자의 콘택 영역 형성 방법.
- 제 1항에 있어서, 상기 제 1 층간 절연막은 상기 하부 금속 배선 형성 후 기판 상에 상기 제 1 식각 방지막을 충분히 덮을 정도의 절연막 물질을 증착하고, 이를 상기 제 1 식각 방지막 표면 높이로 평탄화하는 공정을 통해 형성함을 특징으로 하는 반도체 소자의 콘택 영역 형성 방법.
- 제 1항에 있어서, 상기 제 1, 제 2 식각 방지막은 상기 층간 절연막과는 다른 식각률을 가진 절연막 물질로 구성함을 특징으로 하는 반도체 소자의 콘택 영역 형성 방법.
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Cited By (1)
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| US9379003B2 (en) | 2012-10-25 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor structures and methods of manufacturing the same |
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2001
- 2001-12-26 KR KR1020010085151A patent/KR20030054745A/ko not_active Application Discontinuation
Cited By (2)
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| US9379003B2 (en) | 2012-10-25 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor structures and methods of manufacturing the same |
| US9754817B2 (en) | 2012-10-25 | 2017-09-05 | Samsung Electronics Co., Ltd. | Semiconductor structures having an insulative island structure |
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