KR100246807B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
반도체 소자의 금속 배선 형성시 또는 층간 절연막 증착시 크기가 다른 패턴을 동시에 매립하는 경우 패턴된 영역이 넓은 부분에 단차가 발생하여 후속 에치 백 공정시 패턴이 완전히 매립되지 않는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
금속 박막 또는 층간 절연막 증착 후 스텝 커버리지가 우수한 절연막을 형성한 다음 에치 백 공정을 실시하므로써 패턴된 영역이 넓은 부분의 단차로 인한 비평탄화 문제를 해결할 수 있음.
4.발명의 중요한 용도
구리박막을 배선 구조로 이용한 반도체 소자 제조 분야.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 평탄화 방법에 관한 것이다.
반도체 소자의 금속 배선 형성시 크기가 다른 패턴에 금속 박막을 동시에 매립기 위해서 종래에는 금속 박막을 증착한 후 에치 백 공정을 실시하였다. 이와 같은 경우 패턴이 큰 영역에서는 충분한 양의 구리를 매립하기 어려우며 이에 따라 소자의 전기적 특성이 저하되었다. 또한 금속 배선 간에 절연막을 형성하는 경우에도 절연막만을 증착하고 에치 백 공정을 실시함에 따라 소자의 평탄화 특성이 낮아져 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 금속 박막 또는 층간 절연막 증착 후 스텝 커버리지가 우수한 절연막을 형성한 다음 에치 백 공정을 실시하므로써 패턴된 영역이 넓은 부분의 단차로 인한 비평탄화 문제를 해결할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 평탄화 방법은 하지막이 형성된 기판 상부에 금속 박막 및 내산화 방지막을 순차적으로 형성한 후 선택된 영역을 패터닝하는 단계와, 전체 구조 상부에 제 1 절연막을 형성하는 단계와, 전체 구조 상부에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막을 형성한 후 플라즈마 에치 백 공정을 실시하는 단계와, 전체 구조 상부에 제 3 절연막을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 및 1(b)는 종래의 반도체 소자 제조 방법 중 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 2(c)는 종래의 반도체 소자의 제조 방법 중 소자의 평탄화 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3(a) 내지 3(c)는 본 발명에 따른 반도체 소자의 제조 방법 중 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 4(a) 내지 4(d)는 본 발명에 따른 반도체 소자의 제조 방법 중 소자의 평탄화 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
＜도면의 주요 부분에 대한 부호 설명＞
11, 21, 31, 41 : 기판12 : 절연막
13, 33 : 베리어 메탈14, 22, 34, 42 : 금속 박막
23, 43 : 내산화 방지막24, 32, 44 : 제 1 절연막
25, 35, 45 : 제 2 절연막46 : 제 3 절연막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 및 1(b)는 종래의 반도체 소자 제조 방법 중 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 기판(11) 상부에 절연막(12)을 형성한 후 금속배선을 형성할 부분을 패터닝한다. 이후 전체 구조 상부에 베리어 메탈(13)을 형성한 다음 금속 박막(14)을 증착한다. 금속 박막(14) 증착시 패턴의 크기가 넓은 부분에 심한 단차가 발생하게 된다.
도 1(b)는 금속 박막(14) 형성된 전체 구조에 에치 백 공정을 실시한 후의 소자의 단면도이다. 이때 패턴된 영역이 좁은 부분은 금속 박막이 완전히 매립될 수 있지만, 패턴된 영역이 넓은 부분은 에치 백 공정에 의해 금속 박막이 완전이 매립되지 않고 절연막(12) 측벽에만 스페이서 형태로 매립되게 된다. 이와 같은 소자의 비평탄화 특성으로 인해는 소자의 전기적 특성 및 신뢰성이 저하되는 문제점이 있다.
도 2(a) 내지 2(c)는 종래의 반도체 소자의 제조 방법 중 소자의 평탄화 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)에 도시된 바와 같이, 기판(21) 상부에 금속 박막(22) 및 내산화 방지막(23)을 순차적으로 형성한 후 선택된 영역을 패터닝한다. 이후, 전체 구조 상부에 제 1 절연막(24)을 형성한다. 이때 패턴의 크기가 큰 부분에는 심한 단차가 발생하게 된다.
도 2(b)는 제 1 절연막(24)을 형성한 후 에치 백 공정을 실시한 후의 소자의 단면도이다. 도면에서 알 수 있는 바와 같이, 에치 백 공정시 패턴의 크기가 넓은 부분의 단차로 인해 제 1 절연 산화막(24)이 완전히 매립되지 않는다.
도 2(c)에 도시된 바와 같이, 에치 백 공정 후 전체 구조 상부에 제 2 절연막(25)을 증착하였다. 그러나 제 1 절연막(24)만을 형성한 후 바로 에치 백 공정을 실시하여 패턴의 크기가 큰 부분에는 제 1 절연막(24)이 완전히 매립되어 있지 않기 때문에 제 2 절연막(25) 형성 후 소자의 표면이 평탄하지 않은 문제점이 발생한다.
도 3(a) 내지 3(c)는 본 발명에 따른 반도체 소자의 제조 방법 중 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 콘택 홀 내부에 금속 박막을 증착하는 경우 소자의 평탄화 방법을 나타낸다.
도 3(a)에 도시된 바와 같이, 하지막이 형성된 반도체 기판(31) 상부에 제 1 절연막(32)을 형성한 후 금속배선을 형성할 부분을 패터닝한다. 이후 전체 구조 상부에 베리어 메탈(33)을 형성한 다음 금속 박막(34)을 증착한다.
도 3(b)에 도시된 바와 같이, 금속 박막(34)이 형성된 전체 구조 상부에 제 2 절연막(35)을 형성한다. 이때 제 2 절연막(35)은 스텝 커버리지가 우수한 물질을 사용한다.
도 3(c)에 도시된 바와 같이, 제 2 절연막(35)이 형성되어 있는 전체 구조에 플라즈마 에치 백 공정을 실시한다. 이때 금속 박막과 제 2 절연막(35)의 식각 속도가 1 : 1이 되도록 제어하므로써 크기가 다른 패턴을 동시에 매립할 수 있고 이에 따라 소자의 평탄화 특성을 개선할 수 있다.
도 4(a) 내지 4(d)는 본 발명에 따른 반도체 소자의 제조 방법 중 소자의 평탄화 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 4(a)에 도시된 바와 같이, 기판(41) 상부에 금속 박막(42) 및 내산화 방지막(43)을 순차적으로 형성한 후 선택된 영역을 패터닝한다. 이후, 전체 구조 상부에 제 1 절연막(44)을 형성한다. 이때 패턴의 크기가 큰 부분에는 심한 단차가 발생하게 된다.
도 4(b)에 도시된 바와 같이, 패턴의 크기가 큰 부분의 단차를 줄이기 위해 전체 구조 상부에 제 2 절연막(45)을 형성한다. 이때 제 2 절연막(45)은 스텝 커버리지가 우수한 물질을 사용한다. 또한 제 2 절연막(45)을 사용하는 대신 패턴의 크기가 큰 영역에 감광막을 얇게 도포하는 방법을 사용할 수도 있다.
도 4(c)에 도시된 바와 같이, 제 2 절연막(45)에 의해 단차가 발생한 부분을 매립한 후 플라즈마 에치 백 공정을 실시한다. 이때 제 1 절연막(44)와 제 2 절연막(45)의 식각 속도가 1 : 1이 되도록 제어하는 것이 중요하다.
도 4(c)에 도시된 바와 같이, 에치 백 공정을 실시한 후 전체 구조 상부에 제 3 절연막(46)을 형성한다. 도면으로부터 알 수 있듯이, 제 2 절연막(45)에 의해 넓은 패턴 부분의 단차가 방지되어 소자의 평탄화 특성을 개선시킬 수 있다.
상술한 바와 같이 본 발명에 따르면 에치 백 공정을 실시하기 전 절연막을 증착하여 패턴된 영역이 넓은 부분이 에치 백 공정에 의해 제거되는 것을 방지할 수 있어, 소자의 평탄화 특성을 개선시킬 수 있고 이에 따라 소자의 전기적 특성 및 신뢰성이 향상되는 탁월한 효과가 있다.

Claims (2)

  1. 하지막이 형성된 기판 상부에 금속 박막 및 내산화 방지막을 순차적으로 형성한 후 선택된 영역을 패터닝하는 단계와,
    상기 패터닝 되어진 구조 상부에 제 1 절연막을 형성하는 단계와,
    전체 구조 상부에 제 2 절연막을 형성하는 단계와,
    상기 제 2 절연막을 형성한 후 플라즈마 에치 백 공정을 실시하여 평탄화하는 단계와,
    전체 구조 상부에 제 3 절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 플라즈마 에치 백 공정시 상기 제 1 절연막 및 제 2 절연막의 식각 속도가 1 : 1이 되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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