KR20000042855A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 텅스텐막을 두껍게 증착하는 것 없이, 텅스텐 플러그 표면의 리세스 발생을 방지하여 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 상부에 서로 다른 크기의 콘택홀을 구비한 절연막이 형성된 반도체 기판을 제공하는 단계; 콘택홀 표면 및 절연막 상에 접착층 및 배리어 금속막을 순차적으로 형성하는 단계; 콘택홀에 매립되도록 배리어 금속막 상에 전면 텅스텐막을 형성하는 단계; 텅스텐막에 발생된 리세스를 매립하도록 포토레지스트막을 형성하여 텅스텐막의 표면을 평탄화하는 단계; 및, 텅스텐막을 상기 배리어 금속막이 노출될 때까지 에치백하여 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 금속배선 형성방법
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 텅스텐 플러그를 이용한 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 디바이스가 고집적화 됨에 따라, 콘택홀의 크기가 감소되고, 확산영역의 깊이도 얕아지게 됨으로서, 배선의 콘택저항은 증대되고, 접합이 파괴되는 문제가 발생되고 있다. 또한, 디바이스의 미세화는 가로 방향의 길이 축소가 주된 것이기 때문에, 표면 단차의 어스펙트비가 증대한다. 따라서, 알루미늄막의 스퍼터링에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선 단락의 문제를 일으키게 되어, 디바이스의 신뢰성을 저하시킨다.
이에 대하여 종래에는 배선의 저항을 감소시켜 디바이스의 동작 속도를 향상시키면서 어스펙트 비의 증가에 따른 배선 불량을 방지하기 위하여, 콘택홀 내부에 텅스텐과 같은 내화성 금속막을 매립시켜 텅스텐 플러그를 형성하고, 이 플러그를 통하여 상부 배선과 하부 배선이 연결되도록 배선을 형성하였다.
도 1은 텅스텐 플러그를 이용한 종래의 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체 기판(10) 상에 절연막(11)을 형성하고, 기판(10)의 일부가 노출될 때까지 절연막(11)을 식각하여 콘택홀을 형성한다. 그런 다음, 상기 콘택홀을 세정하고, 상기 콘택홀 표면 및 절연막(11) 상에 접착층으로서 티타늄막(Ti; 12a)과, 배리어 금속막(12b)으로서의 티타늄 질화막(TiN; 12b)을 순차적으로 적층한다. 그런 다음, 티타늄 질화막(12b) 상에 화학기상증착(Chemical Vapor Deposition; CVD) 방식으로 전면 텅스텐막을 증착하고, 티타늄 질화막(12b)이 노출되도록 텅스텐막을 에치백하여 텅스텐 플러그(13a, 13b)를 형성한다. 그리고 나서, 도시되지는 않았지만, 배선용 금속막을 증착한 후 패터닝하여 배선을 형성한다.
그러나, 도 1에 도시된 바와 같이, 사이즈가 큰 콘택홀에 형성되는 텅스텐 플러그에는 리세스(recess)가 발생된다. 즉, 사이즈가 큰 콘택홀에 형성되는 텅스텐막의 표면 높이는 다른 부위보다 낮기 때문에, 에치백시 다른 부위보다 식각량이 더 많으므로 에치백후 리세스가 발생된다. 이러한 리세스로 인하여, 배선의 평탄화가 어려울 뿐만 아니라, 배선불량이 야기되어 배선의 신뢰성이 저하된다.
한편, 상기한 텅스텐 플러그의 리세스를 방지하기 위하여, 텅스텐막의 두께를 증가시켜 증착하여 표면 높이를 균일하게 형성하였다. 그러나, 텅스텐막의 결정립 크기의 증가로 인하여 표면 거칠기가 증가하기 때문에, 텅스텐막의 에치백후 노출되는 티타늄 질화막의 표면이 거칠어지는 문제가 발생된다. 또한, 두꺼운 텅스텐막의 증착에 따른 증착시간 증가 및 생산성 감소등의 문제가 야기된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 텅스텐을 두껍게 증착하는 것 없이, 텅스텐 플러그 표면의 리세스 발생을 방지하여 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21 : 절연막
22a : 티타늄막 22b : 티타늄 질화막
23 : 텅스텐막 23a, 23b : 텅스텐 플러그
24 : 포토레지스트막 25 : 배선용 금속막
25a, 25b : 금속배선
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 상부에 서로 다른 크기의 콘택홀을 구비한 절연막이 형성된 반도체 기판을 제공하는 단계; 콘택홀 표면 및 절연막 상에 접착층 및 배리어 금속막을 순차적으로 형성하는 단계; 콘택홀에 매립되도록 배리어 금속막 상에 전면 텅스텐막을 형성하는 단계; 텅스텐막에 발생된 리세스를 매립하도록 포토레지스트막을 형성하여 텅스텐막의 표면을 평탄화하는 단계; 및, 텅스텐막을 상기 배리어 금속막이 노출될 때까지 에치백하여 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 절연막(21)을 식각하여 콘택홀을 형성한 다음, 세정공정으로 상기 콘택홀을 세정한다. 바람직하게, 세정공정은 NF3세정이나 습식세정, 또는 RF 식각세정으로 진행한다. 그런 다음, 상기 콘택홀 표면 및 절연막(21) 상에 접착층으로서의 티타늄막(22a)과 배리어 금속막으로서의 티타늄 질화막(22b)을 스퍼터링 방식으로 순차적으로 적층한다. 티타늄막(22a)은 300 내지 500Å의 두께로 증착하고, 티타늄 질화막(22b)은 600 내지 800Å의 두께로 증착한다.
도 2b를 참조하면, 티타늄 질화막(22b)이 형성된 콘택홀에 매립되도록 티타늄 질화막(22b) 상에 CVD 방식으로 전면 텅스텐막(23)을 증착한다. 이때, 사이즈가 큰 콘택홀에 형성된 텅스텐막(23)의 표면이 비교적 낮아서 소정의 리세스가 형성되어 표면의 높이가 불균일해진다. 이러한 불균일한 텅스텐막(23) 표면을 균일하게 하기 위하여, 도 2c에 도시된 바와 같이, 포토레지스트막(24)을 상기 리세스에만 매립되도록 형성한다.
그런 다음, 텅스텐막(23)을 TiN막(22b)이 노출될 때까지 에치백하여 텅스텐 플러그(23a, 23b)를 형성한다. 이때, 에치백은 SF6개스를 이용하여 진행한다. 이때,리세스에 매립된 포토레지스트막(24; 도 2c 참조)에 의해, 도 2d에 도시된 바와 같이, 사이즈가 큰 콘택홀내의 텅스텐 플러그(23b)에서 발생되는 리세스가 방지되어,균일한 표면의 텅스텐 플러그(23b)가 형성된다.
그리고 나서, 도 2e를 참조하면, 도 2d의 구조 상에 스퍼터링 방식으로 배선용 금속막(25)을 증착하고, 도 2f에 도시된 바와 같이, 포토리소그라피 및 식각공정을 이용하여 배선용 금속막(25)을 패터닝하여 배선(25a, 25b)을 형성한다. 바람직하게, 도시되지는 않았지만, 배선용 금속막(25)은 접착용 금속막과, 알루미늄막과, ARC(Anti-Reflection Coating)막의 3층막으로 형성한다. 접착용 금속막은 알루미늄막의 접착성을 향상시키기 위하여 티타늄막 또는 티타늄 질화막을 200 내지 500Å의 두께로 형성한다. 또한, 알루미늄막은 동일챔버 또는 다른 챔버에서 100 내지 350℃의 저온 및 400 내지 500℃의 고온에서 2단계 증착방식으로 5,000 내지 10,000Å의 두께로 증착하여 평탄화를 높힌다. 또한, ARC막은 0 내지 400Å의 티타늄막과 200 내지 600Å의 티타늄 질화막의 적층막으로 증착하여, 배선형성을 위한 포토리소그라피 공정시 알루미늄막의 반사를 방지한다.
상기한 본 발명에 의하면, 큰 사이즈의 콘택홀에서 발생되는 텅스텐막의 불균일한 표면을 포토레지스트막을 이용하여 균일하게 함으로써, 텅스텐막의 에치백후 텅스텐 플러그 표면에서 발생되는 리세스를 효과적으로 방지할 수 있게 된다. 이에 따라, 배선의 평탄화가 용이해질 뿐만 아니라 배선불량이 방지되어, 결국 배선의 신뢰성이 향상된다. 또한, 텅스텐막을 두껍게 증착할 필요가 없기 때문에, 증착시간이 감소되고, 생산성이 증가된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형하여 실시할 수 있다.

Claims (17)

  1. 상부에 서로 다른 크기의 콘택홀을 구비한 절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 콘택홀 표면 및 절연막 상에 접착층 및 배리어 금속막을 순차적으로 형성하는 단계;
    상기 콘택홀에 매립되도록 상기 배리어 금속막 상에 전면 텅스텐막을 형성하는 단계;
    상기 텅스텐막에 발생된 리세스를 매립하도록 포토레지스트막을 형성하여 상기 텅스텐막의 표면을 평탄화하는 단계; 및,
    상기 텅스텐막을 상기 배리어 금속막이 노출될 때까지 에치백하여 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 접착층은 티타늄막으로 형성하고, 상기 배리어 금속막은 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 2 항에 있어서, 상기 티타늄막과 티타늄 질화막은 스퍼터링 방식으로 증착는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 3 항에 있어서, 상기 티타늄막은 300 내지 500Å의 두께로 증착하고, 상기 티타늄 질화막은 600 내지 800Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 전면 텅스텐막은 화학기상증착방식으로 형성하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
  6. 제 1 항에 있어서, 상기 에치백은 SF6개스를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 1 항에 있어서, 상기 반도체 기판을 제공하는 단계와 상기 접착층 및 배리어층을 형성하는 단계 사이에,
    상기 콘택홀을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서, 상기 세정공정은 NF3세정이나 습식세정, 또는 RF 식각세정으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 1 항에 있어서, 상기 기판 전면에 배선용 금속막을 증착하는 단계; 및,
    상기 배선용 금속막을 패터닝하여 상기 텅스텐 플러그를 통하여 상기 기판과 콘택하는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 9 항에 있어서, 상기 배선용 금속막은 접착용 금속막과, 알루미늄막과, ARC막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 10 항에 있어서, 상기 접착용 금속막은 티타늄막 또는 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 11 항에 있어서, 상기 티타늄막 또는 티타늄 질화막은 200 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 10 항에 있어서, 상기 알루미늄막은 동일챔버 또는 다른 챔버에서 2단계 증착방식으로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 11 항에 있어서, 상기 2단계 증착방식은 100 내지 350℃의 저온증착단계와 400 내지 500℃의 고온증착단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제 14 항에 있어서, 상기 알루미늄막은 5,000 내지 10,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제 10 항에 있어서, 상기 ARC막은 티타늄막과 티타늄 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 제 16 항에 있어서, 상기 티타늄막은 0 내지 400Å의 두께로 형성하고, 상기 티타늄 질화막은 200 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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CN108122836A (zh) * 2017-12-18 2018-06-05 深圳市晶特智造科技有限公司 多尺寸硅沟槽的填充方法

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