KR19990055200A - 상감형 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조 공정중 금속배선 공정에 관한 것이며, 더 자세히는 상감형(damascene type) 금속배선 공정에 관한 것이다. 본 발명은 폭이 좁은 상감형 금속배선이 반복되는 구조 형성을 위한 화학·기계적 연마 공정시 금속배선의 두께 감소를 방지하는 반도체 장치의 금속배선 형성방법을 제공하는데 그 목적이 있다. 본 발명은 상감형 금속배선 형성시 골이 형성되는 층간 절연막 상부에 실리콘 질화막, 실리콘 산화질화막 등 금속배선보다 연마 속도가 느린 물질막을 미리 증착한 다음, 금속 매립 공정 및 화학·기계적 연마 공정을 진행함으로써 디슁 현상에 따른 상감형 금속배선의 두께 감소를 방지하는 기술이다.

Description

상감형 금속배선 형성방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조 공정중 금속배선 공정에 관한 것이며, 더 자세히는 상감형(damascene type) 금속배선 공정에 관한 것이다.

반도체 장치 제조 공정중 금속배선 공정은 일반적으로 전도도가 우수한 구리막, 알루미늄막 및 텅스텐막을 증착하고 이를 사진 및 식각 공정을 통해 패터닝하는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따른 패턴의 미세화에 따라 식각 마스크인 포토레지스트 패턴의 단차비(aspect ratio)가 높아져 포토레지스트 패턴이 쓰러지거나, 건식 식각후 금속배선의 부식 발생 등의 문제점이 있다. 그리고, 반도체 장치의 동작 특성 요구에 따른 금속배선 재료의 변화에 따라 새로운 식각 레시피(recipe)를 개발해야 하는 과제를 안고 있다. 특히, 구리막의 경우, 구리(Cu)가 휘발성이 낮은 화합물을 형성하기 때문에 건식 식각 레시피의 개발이 어렵다.

최근에는 이러한 문제점들을 고려하여 층간 절연막에 금속배선이 형성될 골을 형성하고, 금속 증착 및 화학·기계적 연마(CMP) 공정을 통해 골 내에 금속배선을 매립하는 상감형 금속배선 공정이 개발되었다.

첨부된 도면 도 1은 종래기술에 따라 형성된 상감형 금속배선의 단면을 도시한 것으로, 실리콘 기판(10) 상에 층간 절연막(11)을 형성하고, 사진 및 식각 공정을 통해 층간 절연막(11)에 금속배선이 형성될 골을 형성한 다음, 전체구조 상부에 금속막을 증착하고 이를 화학·기계적 연마 공정을 통해 에치백 함으로써 골 내에 매립된 상감형 금속배선(12)을 형성한다. 그러나, 도시된 바와 같이 폭이 좁은 상감형 금속배선(12)이 반복되는 구조를 형성할 때, 화학·기계적 연마 공정시 금속막과 층간 절연막(11)(주로 산화막)의 연마비의 차이가 적어 디슁(dishing) 현상이 유발되고, 이러한 디슁 현상은 금속배선의 두께 감소를 가져와 결국 금속배선의 저항을 증가시키는 문제점이 있었다.

더구나, 이러한 디슁 현상은 금속배선의 피치(pitch)가 좁을수록 더욱 심해지는 양상을 보이므로 반도체 장치의 고집적화에 따라 더욱 큰 문제로 지적되고 있다.

본 발명은 폭이 좁은 상감형 금속배선이 반복되는 구조 형성을 위한 화학·기계적 연마 공정시 금속배선의 두께 감소를 방지하는 반도체 장치의 금속배선 형성방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따라 형성된 상감형 금속배선의 단면도.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 상감형 금속배선 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 실리콘 기판 21 : 산화막

22 : 실리콘 질화막 23 : 포토레지스트 패턴

24 : 구리막 24a : 상감형 금속배선

25 : 층간 절연막

본 발명은 상감형 금속배선 형성시 골이 형성되는 층간 절연막 상부에 실리콘 질화막, 실리콘 산화질화막 등 금속배선보다 연마 속도가 느린 물질막을 미리 증착한 다음, 금속 매립 공정 및 화학·기계적 연마 공정을 진행하므로써 디슁 현상에 따른 상감형 금속배선의 두께 감소를 방지하는 기술이다.

상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 반도체 장치의 금속배선 형성방법은 소정의 하부층이 형성된 반도체 기판 전체구조 상부에 층간 절연막을 형성하는 제1 단계; 상기 층간 절연막 상부에 금속막의 화학·기계적 연마 정지막을 형성하는 제2 단계; 상기 연마 정지막 및 상기 층간 절연막을 선택적 식각하여 골을 형성하는 제3 단계; 전체구조 상부에 상기 금속막을 증착하는 제4 단계; 및 상기 금속막을 화학·기계적 연마하여 상기 골 내에 상기 금속막을 상감하는 제5 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.

첨부된 도면 도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 금속 콘택 형성 공정을 도시한 것이다.

우선, 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(20) 상에 층간 절연막인 산화막(21)을 화학기상증착 방식을 사용하여 1000∼10000Å 두께로 증착한 다음, 그 상부에 저압 화학기상증착(LPCVD) 방식 또는 플라즈마 화학기상증착(PECVD) 방식을 사용하여 실리콘 질화막(Si₃N₄)(22)을 100∼500Å 두께로 증착한다. 이때, 실리콘 질화막(22)은 후속 화학·기계적 연마 공정시 식각 정지막으로 증착된 것으로, 이를 대신하여 실리콘 산화질화막(SiO_xN_y)등의 금속막과 큰 연마비 차이를 가지는(즉, 금속막의 연마 속도보다 느린 연마 속도를 가지는) 물질막을 사용할 수 있다.

다음으로, 도 2b에 도시된 바와 같이 전체구조 상에 포토레지스트를 도포하고 이를 패터닝하여 금속배선이 형성될 골 형성을 위한 포토레지스트 패턴(23)을 형성하고, 포토레지스트 패턴(23)을 식각 마스크로 사용하여 실리콘 질화막(22) 및 산화막(21)을 선택 식각하여 금속배선이 형성될 골을 형성한다.

이어서, 도 2c에 도시된 바와 같이 전체구조 상부에 구리막(24)을 골이 매립될 수 있도록 충분한 두께로 증착한다.

계속하여, 도 2d에 도시된 바와 같이 포토레지스트 패턴(23)을 제거하고, 화학·기계적 연마 공정을 진행하여 구리막(24)을 에치백하여 상감형 금속배선(24a)을 형성한다. 이때, 실리콘 질화막(22)이 구리막(24) 보다 연마 속도가 느리므로 식각 정지막 역할을 수행하게 되어 종래와 같은 디슁 현상이 유발되지 않으며, 이로 인하여 상감형 금속배선의 두께 감소에 따른 저항 증가를 방지할 수 있다.

다음으로, 도 2e에 도시된 바와 같이 전체구조 상부에 층간 절연막(25)을 증착한다. 여기서, 층간 절연막(25) 증착 전에 잔류하는 실리콘 질화막(22)을 제거할 수도 있다.

상술한 일실시예는 금속배선 재료로서 구리막을 사용한 일례를 설명한 것으로, 본 발명은 알루미늄막, 텅스텐막 등 금속배선 재료의 종류 및 증착 방식에 구애받지 않으며, 금속막 증착 전에 장벽 금속막을 사용할 경우에도 적용할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서와 같이 본 발명은 화학·기계적 연마 공정시 디슁 현상을 방지하여 상감형 금속배선의 두께 감소를 방지하는 효과가 있으며, 이로 인하여 상감형 금속배선의 저항 특성을 개선할 수 있다. 또한, 이러한 디슁 현상은 금속배선의 피치(pitch)가 줄수록 더욱 심해지는 양상을 보이므로 본 발명은 고집적 소자에 적용할 때 그 효과가 더욱 커진다.

Claims (7)

1. 소정의 하부층이 형성된 반도체 기판 전체구조 상부에 층간 절연막을 형성하는 제1 단계;

   상기 층간 절연막 상부에 금속막의 화학·기계적 연마 정지막을 형성하는 제2 단계;

   상기 연마 정지막 및 상기 층간 절연막을 선택적 식각하여 골을 형성하는 제3 단계;

   전체구조 상부에 상기 금속막을 증착하는 제4 단계; 및

   상기 금속막을 화학·기계적 연마하여 상기 골 내에 상기 금속막을 상감하는 제5 단계

   를 포함하여 이루어진 반도체 장치의 금속배선 형성방법.
2. 제 1 항에 있어서,

   상기 제3 단계 수행후

   전체구조 상부에 장벽 금속막을 형성하는 제6 단계를 더 포함하여 이루어진 반도체 장치의 금속배선 형성방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 연마 방지막이

   실리콘 질화막 또는 실리콘 산화질화막인 반도체 장치의 금속배선 형성방법.
4. 제 3 항에 있어서,

   상기 연마 방지막이

   100 내지 500Å인 반도체 장치의 금속배선 형성방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 금속막이

   구리막, 텅스텐막, 알루미늄막 중 어느 하나인 반도체 장치의 금속배선 형성방법.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 제5 단계 수행후

   잔류하는 상기 연마 방지막을 제거하는 제7 단계를 더 포함하여 이루어진 반도체 장치의 금속배선 형성방법.
7. 제 3 항에 있어서,

   상기 연마 방지막이

   저압 화학기상증착 방식 또는 플라즈마 화학기상증착 방식을 사용하여 형성되는 반도체 장치의 금속배선 형성방법.