KR970052514A - 반도체 소자의 콘택홀 매립용 플러그 형성방법 - Google Patents

반도체 소자의 콘택홀 매립용 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소정의 콘택홀 및 금속배선 형성시 발생하는 노광장비에 의한 오정렬을 원칙적으로 예방하기 위하여 더미 패턴을 형성하는 반도체 소자의 콘택홀 매립용 플러그 형성방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 콘택홀 형성방법은 반도체 기판상에 제1금속배선, 평탄화 절연막을 순차적으로 형성하는 단계; 상기 절연막의 소정 부위에 콘택홀보다 상대적으로 수배 큰 요홈을 형성하는 단계; 전면에 소정 두께의 전이 금속막을 증착하는 단계; 상기 절연막이 노출될 때까지 식각하는 단계; 상기 식각으로 노출된 전이 금속막의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 비등방성 식각하여 콘택홀을 형성하는 단계; 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 플러그 또는 전이금속막과 전기적으로 연결되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 콘택홀 매립용 플러그 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성시 오정렬에 의한 결함을 방지하는 콘택홀 매립용 플러그 형성방법을 보여주는 공정 흐름도.

Claims (8)

  1. 반도체 기판상에 층간 절연막, 제1금속배선, 평탄화 절연막을 순차적으로 형성하는 단계; 상기 평탄화 절연막의 소정 부위에 콘택홀보다 상대적으로 수배 큰 요홈을 형성하는 단계; 전면에 소정 두께의 전이 금속막을 증착하는 단계; 상기 평탄화 절연막이 노출될 때까지 식각하는 단계; 상기 식각으로 노출된 전이 금속막의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 비등방성 식각하여 콘택홀을 형성하는 단계; 콘택홀을 매립하는 플러그를 형성하는 단계; 상기 플러그 또는 전이금속막과 전기적으로 연결되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  2. 제1항에 있어서, 상기 요홈은 콘택홀의 크기보다 2 내지 4배 크기로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  3. 제1항에 있어서, 상기 전이금속막은 500~3,000Å의 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  4. 제1항 또는 제3항에 있어서, 상기 전이금속막은 W, Ti, Ta, Mo 중 하나인 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  5. 제1항에 있어서, 상기 전이금속막의 식각은 에치백 방법을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  6. 제1항에 있어서, 상기 플러그는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  7. 제1항에 있어서, 상기 플러그는 200 내지 400Å의 Ti막, 500 내지 700Å의 TiN막, 6,000 내지 8,000Å의 텅스텐막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
  8. 제1항에 있어서, 상기 평탄화 절연막은 BPSG막, PSG막, BSG막, SOG막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 매립용 플러그 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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