KR20040074261A - 반도체 소자의 배선 형성방법 - Google Patents
반도체 소자의 배선 형성방법 Download PDFInfo
- Publication number
- KR20040074261A KR20040074261A KR1020030009783A KR20030009783A KR20040074261A KR 20040074261 A KR20040074261 A KR 20040074261A KR 1020030009783 A KR1020030009783 A KR 1020030009783A KR 20030009783 A KR20030009783 A KR 20030009783A KR 20040074261 A KR20040074261 A KR 20040074261A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- interlayer insulating
- substrate
- contact hole
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
Abstract
본 발명은 로컬 인터커넥트를 금속실리사이드막으로 형성하여 스트레스에 대한 신뢰성을 확보함과 동시에 배선의 패터닝시 충분한 오버레이 마진을 확보함으로써 공정 안정성을 향상시킬 수 있는 반도체 소자의 배선 형성방법을 제공한다.
본 발명은 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 기판의 일부가 노출되도록 제 1 층간절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 제 1 콘택홀에만 매립되도록 제 1 콘택플러그를 형성하는 단계; 제 1 콘택플러그 및 제 1 층간절연막의 일부가 노출되도록 제 1 층간절연막 상에 산화막 패턴을 형성하는 단계; 제 1 콘택플러그와 연결되도록 산화막 패턴 사이의 공간에만 금속실리사이드막을 형성하는 단계; 기판 전면 상에 제 2 층간절연막을 형성하는 단계; 기판의 다른 부분이 노출되도록 제 2 층간절연막, 산화막 패턴 및 제 1 층간절연막을 식각하여 제 2 콘택홀을 형성하는 단계; 제 2 콘택홀에만 매립되도록 제 2 콘택플러그를 형성하는 단계; 제 2 콘택플러그와 연결되도록 제 2 층간절연막 상에 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 로컬 인터커넥트(local interconnection line)을 적용한 반도체 소자의 배선 형성방법에 관한 것이다.
도 1은 종래의 반도체 소자의 배선구조를 나타낸 단면도로서, 도 1에 도시된 바와 같이, 게이트(11) 및 게이트 스페이서(12)가 형성된 반도체 기판(10) 상에 층간절연막(13)이 형성되고, 층간절연막(13) 내부에는 기판(13)의 소정 부분을 노출시키는 콘택홀이 구비되어 있으며, 콘택홀에는 기판(10)과 콘택하도록 티타늄(Ti)막으로 이루어진 배리어금속막(14)의 개재하에 콘택플러그(15)가 형성되어 있다. 또한, 하나의 콘택플러그(15) 및 2개의 콘택플러그(15)와 각각 연결되도록 층간절연막 (13) 상에 알루미늄(Al) 배선(16A, 16B)이 소정 간격으로 이격되어 형성되어 있다.
그러나, 반도체 소자의 고집적화에 따른 디자인룰(design rule) 감소에 의해 배선 사이의 간격도 점점 더 좁아짐에 따라 배선 형성을 위한 패터닝시 오버레이 마진(overlay margin)이 현저하게 감소되기 때문에, 통상의 마스크 공정 및 식각공정으로는 상술한 바와 같은 배선을 구현하기가 어렵다. 따라서, 종래에는 로컬 인터커넥트를 적용하여 다층으로 배선을 형성함으로서 배선 구현을 용이하게 하도록 하였다.
도 2는 이러한 로컬 인터커넥트를 적용한 종래의 반도체 소자의 배선 구조를 나타낸 도면으로서, 도 2를 참조하여 그 형성방법을 설명한다.
먼저, 게이트(21) 및 게이트 스페이서(22)가 형성된 반도체 기판(20) 상에 제 1 층간절연막(23)을 형성하고, 기판(10)의 일부가 노출되도록 제 1 층간절연막(23)을 식각하여 제 1 콘택홀을 형성한다. 그 다음, 제 1 콘택홀 표면 및 제 1 층간절연막(23) 상에 티타늄막의 제 1 배리어금속막(24)을 증착하고, 제 1 콘택홀을 매립하도록 제 1 배리어금속막(24) 상에 제 1 텅스텐막을 증착한다. 그 후, 화학기계연마(Chemical Mechanical Polishing; CMP) 또는 에치백(etchback) 공정에 의해 제 1 배리어금속막(24)의 표면이 노출되도록 제 1 텅스텐막을 식각하여 기판을 평탄화함과 동시에 제 1 콘택플러그(25)를 형성하고, 제 1 배리어금속막(24)을 패터닝하여 로컬 인터커넥트로서 작용하도록 한다. 그 다음, 기판 전면 상에 제 2 층간절연막(26)을 형성하고, 기판(10)의 다른 부분이 노출되도록 제 2 및 제 1 층간절연막(26, 23)을 식각하여 제 2 콘택홀을 형성한 후, 제 2 콘택홀에 티타늄막의 제 2 배리어금속막(27) 및 제 2 텅스텐막을 증착한다. 그 다음, CMP 또는 에치백 공정에 의해 제 2 층간절연막(26)의 표면이 노출되도록 제 2 텅스텐막과 제 2 배리어금속막(27)을 식각하여 기판 표면을 평탄화함과 동시에 제 2 콘택플러그(28)를 형성한 후, 제 2 콘택플러그(28)와 연결되도록 제 2 층간절연막(26) 상에 배선(29)을 형성한다.
상술한 바와 같이, 종래에는 티타늄막의 제 1 배리어금속막을 패터닝하여 로컬 인터커넥트로서 작용하도록 하였다. 그러나, 제 1 배리어금속막은 그 두께가약 300Å 정도로 매우 얇기 때문에 제 1 콘택플러그(25) 형성을 위한 평탄화공정 뿐만 아니라 소자 완성 후 수행되는 신뢰성 테스트(test)시 가해지는 강한 스트레스(stress)에 대하여 그 신뢰성이 검증되지 않아 로컬 인터커넥트로 적용하는데 용이하지 못하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 로컬 인터커넥트를 금속실리사이드막으로 형성하여 스트레스에 대한 신뢰성을 확보함과 동시에 배선의 패터닝시 충분한 오버레이 마진을 확보함으로써 공정 안정성을 향상시킬 수 있는 반도체 소자의 배선 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 배선 구조를 나타낸 단면도.
도 2는 종래의 로컬 인터커넥트를 적용한 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
※ 도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 31 : 게이트
32 : 게이트 스페이서 33, 40 : 제 1 및 제 2 층간절연막
34, 41 : 제 1 및 제 2 배리어금속막
35, 42 : 제 1 및 제 2 콘택플러그
36 : 산화막 36A : 산화막 패턴
37 : 폴리실리콘막 38 : 실리사이드용 금속막
39 : 금속실리사이드막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 기판의 일부가 노출되도록 제 1 층간절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 제 1 콘택홀에만 매립되도록 제 1 콘택플러그를 형성하는 단계; 제 1 콘택플러그 및 제 1 층간절연막의 일부가 노출되도록 제 1 층간절연막 상에 산화막 패턴을 형성하는 단계; 제 1 콘택플러그와 연결되도록 산화막 패턴 사이의 공간에만 금속실리사이드막을 형성하는 단계; 기판 전면 상에 제 2 층간절연막을 형성하는 단계; 기판의 다른 부분이 노출되도록 제 2 층간절연막, 산화막 패턴 및 제 1 층간절연막을 식각하여 제 2 콘택홀을 형성하는 단계; 제 2 콘택홀에만 매립되도록 제 2 콘택플러그를 형성하는 단계; 제 2 콘택플러그와 연결되도록 제 2 층간절연막 상에 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법에 의해 달성될 수 있다.
여기서, 금속실리사이드막을 형성하는 단계는 산화막 패턴 사이의 공간에만 매립되도록 폴리실리콘막을 형성하는 단계; 폴리실리콘막 및 산화막 패턴 상에 실리사이드용 금속막을 형성하는 단계; 기판을 제 1 열처리하여 폴리실리콘막의 일부를 실리사이드화하는 단계; 미반응된 금속막을 제거하는 단계; 및 기판을 제 2 열처리하여 폴리실리콘막의 나머지 부분도 실리사이드화하여 금속실리사이드막을 형성하는 단계로 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 게이트(31) 및 게이트 스페이서(32)가 형성된 반도체 기판(10) 상에 제 1 층간절연막(33)을 형성하고, 기판(10)의 일부가 노출되도록 제 1 층간절연막(33)을 식각하여 제 1 콘택홀을 형성한다. 그 다음, 제 1 콘택홀 표면 및 제 1 층간절연막(33) 상에 제 1 배리어금속막(35)을 증착하고, 제 1 콘택홀을 매립하도록 제 1 배리어금속막(35) 상에 제 1 텅스텐막을 증착한다. 그 후, CMP또는 에치백 공정에 의해 제 1 층간절연막(33)의 표면이 노출되도록 제 1 텅스텐막 및 제 1 배리어금속막(34)을 식각하여 기판 표면을 평탄화함과 동시에 제 1 콘택플러그(35)를 형성하고, 기판 전면 상에 600 내지 1100Å의 두께로 산화막(36)을 형성한다.
도 3b를 참조하면, 포토리소그라피 공정으로 산화막(36) 상부에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 산화막(36)을 식각하여 제 1 콘택플러그(35) 및 이 제 1 콘택플러그(35) 사이의 제 1 층간절연막(33)을 노출시키는 산화막 패턴(36A)을 형성한 후, 공지된 방법으로 마스크 패턴을 제거한다. 그 다음, 산화막 패턴(36A) 사이의 공간을 매립하도록 기판 전면 상에 600 내지 1100Å의 두께로 폴리실리콘막(37)을 증착한다. 여기서, 폴리실리콘막(37)은 도핑된 폴리실리콘막 또는 도핑되지 않은 폴리실리콘막으로 이루어진다.
도 3c를 참조하면, 후속 CMP 공정을 용이하게 하도록 폴리실리콘막(37) 상부에 1000 내지 1500Å의 두께로 매립용 물질막(미도시)을 도포하고, CMP 공정에 의해 산화막 패턴(36A)의 표면이 노출되도록 매립용 물질막과 폴리실리콘막(37)을 식각하여 산화막 패턴(36A) 사이의 공간에만 폴리실리콘막(37)이 남도록 한 후, 매립용 물질막을 제거한다. 그 다음, 폴리실리콘막(37) 및 산화막 패턴(36A) 상부에 티타늄 등의 실리사이드용 금속막(38)을 400 내지 600Å의 두께로 증착한다.
도 3d를 참조하면, 제 1 열처리 공정에 의해 폴리실리콘막(37)의 일부를 실리사이드화한 후, 미반응된 금속막(38)을 완전히 제거한다. 그 다음, 다시 제 2 열처리 공정에 의해 폴리실리콘막(37)의 나머지 부분도 실리사이드화하여 금속실리사이드막(39)을 형성하여 로컬 인터커넥트로서 작용하도록 한다.
도 3e를 참조하면, 기판 전면 상에 제 2 층간절연막(40)을 형성한다. 이때, 제 1 및 제 2 층간절연막(33, 40)과 산화막 패턴(36A)의 총 두께는 8500 내지 9000Å이 되도록 한다. 그 다음, 기판(10)의 다른 부분이 노출되도록 제 2 층간절연막(40), 산화막 패턴(36A) 및 제 1 층간절연막(33)을 식각하여 제 2 콘택홀을 형성하고, 제 2 콘택홀 표면 및 제 2 층간절연막(40) 표면 상에 티타늄막의 제 2 배리어금속막(41)을 증착한다. 그 후, 제 2 콘택홀을 매립하도록 제 2 배리어금속막(41) 상에 제 2 텅스텐막을 증착하고, CMP 또는 에치백 공정에 의해 제 2 층간절연막(40)의 표면이 노출되도록 제 2 텅스텐막 및 제 2 배리어금속막(41)을 식각하여 기판 표면을 평탄화함과 동시에 제 2 콘택플러그(42)를 형성한다. 그 다음, 기판 전면 상에 알루미늄막을 증착하고 패터닝하여 제 2 콘택플러그(42)와 연결되는 배선(43)을 형성한다.
상기 실시예에 의하면, 금속실리사이드막으로 로컬 인터커넥트를 형성하여 다층으로 배선을 형성함에 따라 배선의 패터닝 공정이 용이해질 뿐만 아니라 로컬 인터커넥트를 별도의 금속실리사이드막으로 형성함에 따라 스트레스에 대한 신뢰성을 확보할 수 있으므로 공정 안정성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 로컬 인터커넥트를 금속실리사이드막으로 형성하여 다층으로 배선을 형성함으로써 스트레스에 대한 신뢰성을 확보할 수 있을 뿐만 아니라 배선의 패터닝시 충분한 오버레이 마진을 확보함으로써 공정 안정성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판 상에 제 1 층간절연막을 형성하는 단계;상기 기판의 일부가 노출되도록 제 1 층간절연막을 식각하여 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀에만 매립되도록 제 1 콘택플러그를 형성하는 단계;상기 제 1 콘택플러그 및 제 1 층간절연막의 일부가 노출되도록 상기 제 1 층간절연막 상에 산화막 패턴을 형성하는 단계;상기 제 1 콘택플러그와 연결되도록 상기 산화막 패턴 사이의 공간에만 금속실리사이드막을 형성하는 단계;상기 기판 전면 상에 제 2 층간절연막을 형성하는 단계;상기 기판의 다른 부분이 노출되도록 상기 제 2 층간절연막, 산화막 패턴 및 제 1 층간절연막을 식각하여 제 2 콘택홀을 형성하는 단계;상기 제 2 콘택홀에만 매립되도록 제 2 콘택플러그를 형성하는 단계;상기 제 2 콘택플러그와 연결되도록 상기 제 2 층간절연막 상에 배선을 형성하는 단계를 포함하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서,상기 금속실리사이드막을 형성하는 단계는상기 산화막 패턴 사이의 공간에만 매립되도록 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 및 산화막 패턴 상에 실리사이드용 금속막을 형성하는 단계;상기 기판을 제 1 열처리하여 상기 폴리실리콘막의 일부를 실리사이드화하는 단계;상기 미반응된 상기 금속막을 제거하는 단계; 및상기 기판을 제 2 열처리하여 상기 폴리실리콘막의 나머지 부분도 실리사이드화하여 금속실리사이드막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화막 패턴은 600 내지 1100Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 3 항에 있어서,상기 폴리실리콘막은 600 내지 1100Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 2 항에 있어서,상기 폴리실리콘막은 도핑된 폴리실리콘막 또는 도핑되지 않은 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 2 항에 있어서,상기 금속막은 400 내지 600Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030009783A KR100935298B1 (ko) | 2003-02-17 | 2003-02-17 | 반도체 소자의 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030009783A KR100935298B1 (ko) | 2003-02-17 | 2003-02-17 | 반도체 소자의 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040074261A true KR20040074261A (ko) | 2004-08-25 |
| KR100935298B1 KR100935298B1 (ko) | 2010-01-06 |
Family
ID=37361017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030009783A KR100935298B1 (ko) | 2003-02-17 | 2003-02-17 | 반도체 소자의 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100935298B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9355910B2 (en) | 2011-12-13 | 2016-05-31 | GlobalFoundries, Inc. | Semiconductor device with transistor local interconnects |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140720B1 (ko) * | 1995-03-29 | 1998-06-01 | 김주용 | 반도체 접속장치 및 그 제조방법 |
| JP2988413B2 (ja) * | 1997-02-20 | 1999-12-13 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR20010056939A (ko) * | 1999-12-17 | 2001-07-04 | 박종섭 | 반도체 소자의 실리사이드 배선 형성방법 |
-
2003
- 2003-02-17 KR KR1020030009783A patent/KR100935298B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9355910B2 (en) | 2011-12-13 | 2016-05-31 | GlobalFoundries, Inc. | Semiconductor device with transistor local interconnects |
| US10833018B2 (en) | 2011-12-13 | 2020-11-10 | Globalfoundries Inc. | Semiconductor device with transistor local interconnects |
| US11444031B2 (en) | 2011-12-13 | 2022-09-13 | Globalfoundries U.S. Inc. | Semiconductor device with transistor local interconnects |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100935298B1 (ko) | 2010-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100460771B1 (ko) | 듀얼다마신 공정에 의한 다층 배선의 형성 방법 | |
| KR100935298B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR101153225B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100197128B1 (ko) | 반도체 소자의 콘택홀 매립용 플러그 형성방법 | |
| KR100680935B1 (ko) | 반도체 패드영역 및 퓨즈영역 형성방법 | |
| KR100784074B1 (ko) | 반도체 소자의 비트 라인 형성 방법 | |
| KR100613384B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100497776B1 (ko) | 반도체 소자의 다층배선 구조 제조방법 | |
| KR100418920B1 (ko) | 반도체소자의배선형성방법 | |
| KR100349346B1 (ko) | 반도체장치의 배선패턴 형성방법 | |
| KR100349696B1 (ko) | 화학적 팽창 공정을 이용한 반도체 소자의 금속배선 형성을 위한 대머신 구조 형성방법 | |
| KR100688761B1 (ko) | 반도체의 금속배선 형성방법 | |
| KR100393966B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| KR100383084B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100470390B1 (ko) | 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법 | |
| KR100203299B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100497165B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR101068142B1 (ko) | 반도체소자의 콘택플러그 형성방법 | |
| KR20040059935A (ko) | 반도체 소자의 금속 비트라인 형성방법 | |
| KR100338109B1 (ko) | 반도체소자의금속배선제조방법 | |
| KR100579858B1 (ko) | 금속-절연체-금속 커패시터의 제조 방법 | |
| KR20010056792A (ko) | 이중 다마신 공정을 이용한 배선 형성 방법 | |
| KR20030094453A (ko) | 듀얼 다마신 공정을 이용한 반도체소자 제조방법 | |
| KR20050098716A (ko) | 반도체 장치의 마스크 정렬 키 형성방법 | |
| KR20060115800A (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |