KR960002759A - 반도체 소자의 다중 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다중 금속배선 형성방법에 관한 것으로, 플라즈마 식각방법에 의한 금속배선 접속용 콘택홀 형성시 하부금속배선의 표면이 손상되는 것을 방지하기 위하여 하부금속배선 상부에 제1 및 제2절연막을 형성하고 상기 하부 금속배선상의 소정부위에만 제2절연막을 잔류시킨 후 산화막으로 평탄화하고 블렝켓 식각(Blanket Etch)하여 상기 제2절연막을 노출시킨 다음 습식식각(Wet Etch)방법으로 상기 제2절연막을 제거하고 블렝켓 식각방법으로 노출된 제1절연막을 제거하여 금속배선 접속용 콘택홀(Contact hole)을 형성한 상태에서 이 콘택내부에 텅스텐 플러그(W plug)를 형성시키고 열처리한 후 상부 금속배선을 형성시키므로써 하부 금속배선 표면의 식각피해를 최소화할 수 있고 금속배선간의 접촉 상태가 개선되어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 다중 금속배선 형성방법에 관한 것이다.
※선택도 : 제2E도

Description

반도체소자의 다중 금속배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2E도는 본 발명에 반도체소자의 다중 금속배선 형성방법을 설명하기 위한 소자의 단면도.

Claims (3)

  1. 반도체 소자의 다중 금속배선 형성방법에 있어서, 필드 산화막(2)이 형성된 실리콘 기판(1) 상부에 BPSG(3)을 형성시키고 소정의 패턴을 갖는 제1금속배선(4A 및 4B)을 형성시키 상태에서 제1 및 제2절연막(8 및 9)을 순차적으로 형성시키는 단계와, 상기 단계로부터 감광막(10)을 도포하고 패터닝하여 상기 제1금속배선(4A 및 4B)상부에 소정크기의 감광막 패턴을 형성시키는 단계와, 상기 단계로부터 건식식각 공정을 진행하여 상기 제2절연막(9)을 식각한 후 상기 감광막(10)을 제거하고 전체 상부면을 산화막(13)으로 평탄화시키는 단계와, 상기 단계로부터 상기 제2절연막(9)의 소정부분을 노출시키기 위해 상기 산화막(13)을 블렝켙 식각하는 단계와, 상기 단계로부터 상기 제1금속배선(4A 및 4B)상부에 콘택 홀(14)을 형성시키기 위해 습식식각 공정에 의해 상기 제2절연막(9)을 제거하고 블렝켙 식각방법에 의해 노출된 제1절연막(8)을 제거시키는 단계와, 상기 단계로부터 상기 콘택홀(14)내부에 텅스텐 플러그(11)을 형성시키고 열처리한 후 제2금속층을 형성시키고 패터닝하여 제2금속배선(12)을 형성시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속배선 형성방법.
  2. 제1항에 있어서, 상기 제1 및 제2절연막(8 및 9)은 플라즈마 보조 산화막 및 플라즈마 보조 질화막이 각각 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속배선 형성방법.
  3. 제1항에 있어서, 상기 텅스텐층 플러그(11)는 열처리 공정에 의해 텅스텐 실리사이드로 변화되는 것을 특징으로 하는 반도체 소자의 다중 금속배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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