KR20010056823A - 반도체장치의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체장치의 콘택홀 형성방법에 관한 것으로서, 특히, 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 다층배선 구조의 상호 전기적 연결을 위하여 서로 다른 깊이를 갖는 콘택홀들을 상대적으로 낮은 깊이를 갖는 제 1 홀의 저면부에 식각정지용 버퍼층을 형성하고 계속하여 큰 깊이를 갖는 제 2 홀을 형성하므로서 버퍼층 하단에 위치하는 상부배선의 손상을 배제하여 저항감소 및 단선을 방지하도록 한 반도체장치의 서로 다른 깊이를 갖는 콘택홀 깊이 제어방법에 관한 것이다. 본 발명에 따른 반도체장치의 콘택홀 형성방법은 제 1 배선과 상기 제 1 배선을 덮는 제 1 절연층을 기판상에 차례로 형성하는 단계와, 상기 제 1 절연층 상에 제 2 배선과 상기 제 2 배선을 덮는 제 2 절연층을 형성하는 단계와, 상기 제 2 배선 노출용 제 1 개구부 형성영역과 상기 제 1 배선 노출용 제 2 개구부 형성영역을 각각 노출시키는 식각마스크를 상기 제 2 절연층상에 형성하는 단계와, 상기 식각마스크로 보호되지 않는 상기 제 2 절연층의 소정 부위를 제거하여 상기 제 2 배선을 노출시키는 제 1 개구부를 형성하는 동시에 제 2 개구부 형성영역의 상기 제 2 절연층의 일부를 제거하는 제 1 식각 단계와, 노출된 상기 제 2 배선의 표면에 식각방지막을 소정 두께로 형성하는 단계와, 상기 식각마스크를 다시 이용하여 상기 제 2 개구부 형성영역의 상기 제 2 절연층을 제거하여 상기 제 1 배선을 노출시키는 제 2 개구부를 형성하는 제 2 식각 단계와, 상기 식각마스크를 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 콘택홀 형성방법에 관한 것으로서, 특히, 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 다층배선 구조의 상호 전기적 연결을 위하여 서로 다른 깊이를 갖는 콘택홀들을 상대적으로 낮은 깊이를 갖는 제 1 홀의 저면부에 식각정지용 버퍼층을 형성하고 계속하여 큰 깊이를 갖는 제 2 홀을 형성하므로서 버퍼층 하단에 위치하는 상부배선의 손상을 배제하여 저항감소 및 단선을 방지하도록 한 반도체장치의 서로 다른 깊이를 갖는 콘택홀 깊이 제어방법에 관한 것이다.
일반적으로 반도제장치가 고집적화 됨에 따라 반도체소자의 전기적 연결을 위하여다층 배선구조를 채택한다.
예를 들면, 서로 다른 레벨에 하층배선과 상층배선이 각각 형성된 층간절연층의 소정 부위를 제거하여 이들 배선들의 일부 표면을 노출시키는 상층배선 노출용 제 1 콘택홀과 하층배선 노출용 제 2 콘택홀을 형성할 때, 제 1 콘택홀의 깊이 길이가 작고 제 2 콘택홀의 길이는 크다. 따라서, 제 1 콘택홀과 제 2 콘택홀을 동시에 형성하는 경우 제 1 콘택홀이 완성되는 시점에서 제 2 콘택홀 부위는 추가 식각이 되어야한다.
추가 식각결과, 별도의 제 1 콘택홀 식각방지층이 없기 때문에 상층배선이 식각되어 손상을 입게 되어 그 하부에 위치한 다른 배선들과 단락될 수 있고, 또는, 상층배선이 얇은 경우 콘택저항이 증가하게 된다.
도 1은 종래 기술에 따라 서로 다른 깊이를 갖는 반도체장치의 콘택홀들이 절연층에 형성된 반도체기판 단면도이다.
도 1을 참조하면, 반도체기판인 실리콘기판(10) 상에 제 1 층간절연층(11)으로 HLD(high temperature low pressure dielectric) 또는 BPSG(boro phospho silicate glass)를 형성한다.
그리고, 제 1 층간절연층(11) 상의 소정부위에는 도핑된 폴리실리콘 또는 알루미늄 등의 금속 도전물질로 이루어진 하부배선인 제 1 배선(12)을 도전물질 증착후 패터닝하여 형성한다.
그 다음, 제 1 배선(12)을 포함하는 제 1 층간절연층(11) 상에 제 2 층간절연층(13)을 IMD(inter metal dielectric)로 형성한다.
그리고, 제 2 층간절연층(13) 상에 상부배선인 제 2 배선(14)을 텅스텐, 도핑된 폴리실리콘, 텅스텐 실리사이드 등의 도전성 물질을 증착 후 패터닝하여 형성한다.
그 다음, 제 2 배선(14)을 포함하는 제 2 층간절연층(13) 상에 IMD로 이루어진 제 3 층간절연층(15)을 형성한다.
그리고, 제 3 층간절연층(15)상에 포토레지스트를 도포한 다음, 상부배선인 제 2 배선(14)을 노출시키는 제 1 비어홀 내지는 콘택홀과 하부배선인 제 1 배선(12)을 노출시키는 제 2 비어홀을 정의하는 노광마스크를 사용한 노광 및 현상을 실시하여 포토레지스트패턴(16)을 형성한다.
그 다음, 포토레지스트패턴(16)으로 보호되지 않는 부위의 제 3 층간절연층(15)을 제거하여 제 1 비어홀(H1)을 형성하고, 동시에 제 2 비어홀(H2)의 일부를 형성한다. 이때, 식각은 건식식각 등의 비등방성식각을 사용하며 상부배선인 제 2 배선(14)의 상부 표면을 식각정지층(etch-stopping layer)으로 이용한다.
그리고, 제 2 비어홀(H2)을 완성하기 위하여 비등방성 식각을 다시 실시하여 하부배선인 제 1 배선(12)의 일부 표면을 노출시킨다. 이때, 제 1 비어홀(H1)에 의하여 노출된 제 2 배선(14)의 일부가 식각되거나 또는 제 2 배선(14)이 관통되어 그 하부 구조에 까지 손상을 입히게 된다. 만약, 하부구조가 또 다른 배선인 경우 후속공정에서 도전성 물질로 플러그가 형성되면 이들 배선은 서로 단락(short)될 수 있다.
게다가, 도시되지는 않았지만, 상대적으로 얇게 형성된 제 2 배선(14)이 일부 식각되는 경우에는 후속공정에서 형성되는 플러그와의 콘택저항이 증가한다.
상술한 바와 같이 종래 기술은 하층배선용 제 2 콘택홀을 완성하기 위한 추가 식각에 의하여 상층배선이 손상을 입게되어 콘택저항이 증가하거나 또 다른 하지배선층과의 단락을 유발하여 소자의 신뢰성을 크게 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 다층배선 구조의 상호 전기적 연결을 위하여 서로 다른 깊이를 갖는 콘택홀들을 상대적으로 낮은 깊이를 갖는 제 1 홀의 저면부에 식각정지용 버퍼층을 형성하고 계속하여 큰 깊이를 갖는 제 2 홀을 형성하므로서 버퍼층 하단에 위치하는 상부배선의 손상을 배제하여 저항감소 및 단선을 방지하도록 한 반도체장치의 서로 다른 깊이를 갖는 콘택홀 깊이 제어방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 콘택홀 형성방법은 제 1 배선과 상기 제 1 배선을 덮는 제 1 절연층을 기판상에 차례로 형성하는 단계와, 상기 제 1 절연층 상에 제 2 배선과 상기 제 2 배선을 덮는 제 2 절연층을 형성하는 단계와, 상기 제 2 배선 노출용 제 1 개구부 형성영역과 상기 제 1 배선 노출용 제 2 개구부 형성영역을 각각 노출시키는 식각마스크를 상기 제 2 절연층상에 형성하는 단계와, 상기 식각마스크로 보호되지 않는 상기 제 2 절연층의 소정 부위를 제거하여 상기 제 2 배선을 노출시키는 제 1 개구부를 형성하는 동시에 제 2 개구부 형성영역의 상기 제 2 절연층의 일부를 제거하는 제 1 식각 단계와, 노출된 상기 제 2 배선의 표면에 식각방지막을 소정 두께로 형성하는 단계와, 상기 식각마스크를 다시 이용하여 상기 제 2 개구부 형성영역의 상기 제 2 절연층을 제거하여 상기 제 1 배선을 노출시키는 제 2 개구부를 형성하는 제 2 식각 단계와, 상기 식각마스크를 제거하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따라 서로 다른 깊이를 갖는 반도체장치의 콘택홀들이 절연층에 형성된 반도체기판 단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 서로 다른 깊이를 갖는 다수개의 콘택홀 형성방법을 도시한 단면도
반도체장치의 서로 다른 레벨에 하층배선과 상층배선이 각각 형성된 층간절연층의 소정 부위를 제거하여 이들 배선들의 일부 표면을 노출시키는 상층배선 노출용 제 1 콘택홀과 하층배선 노출용 제 2 콘택홀을 형성할 때, 제 1 콘택홀의 깊이 길이가 작고 제 2 콘택홀의 길이는 크게 된다. 따라서, 제 1 콘택홀과 제 2 콘택홀을 동시에 형성하는 경우 제 1 콘택홀이 완성되는 시점에서 제 2 콘택홀 부위는 추가 식각이 되어야한다.
본 발명에서는 추가 식각결과, 별도의 제 1 콘택홀 식각방지층을 그 저면부에 형성하므로 상층배선이 식각되어 손상을되는 것을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 서로 다른 깊이를 갖는 다수개의 콘택홀 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(20) 상에 제 1 층간절연층(21)으로 HLD(high temperature low pressure dielectric) 또는 BPSG(boro phospho silicate glass)를 화학기상증착으로 형성한다.
그리고, 제 1 층간절연층(21) 상의 소정 부위에 텅스텐, 텅스텐-실리사이드, 도핑된 폴리실리콘 또는 알루미늄 등의 금속 도전물질로 이루어진 하부배선인 제 1 배선(22)을 도전물질 증착후 포토리쏘그래피(photolithography)로 패터닝하여 형성한다.
그 다음, 제 1 배선(22)을 포함하는 제 1 층간절연층(21) 상에 제 2 층간절연층(23)을 IMD(inter metal dielectric)로 형성한다.
그리고, 제 2 층간절연층(23) 상에 상부배선인 제 2 배선(24)을 텅스텐, 도핑된 폴리실리콘, 텅스텐 실리사이드 등의 도전성 물질을 증착 후 포토리쏘그래피로 패터닝하여 형성한다.
그 다음, 제 2 배선(24)을 포함하는 제 2 층간절연층(23) 상에 IMD로 이루어진 제 3 층간절연층(25)을 형성한다.
그리고, 제 3 층간절연층(25)상에 마스크층으로 질화막(26)을 증착하여 형성한다. 이때, 질화막은 후속공정에서 식각방지용 버퍼층을 형성하고 계속하여 제 2 비어홀을 완성하기 위한 식각시 식각마스크로 이용하기 위하여 형성한다. 또한, 질화막(26)은 화학기상증착으로 형성한다.
그 다음, 마스크층인 질화막(26) 상에 포토레지스트를 도포한 다음, 상부배선인 제 2 배선(24)을 노출시키는 제 1 비어홀 내지는 콘택홀과 하부배선인 제 1 배선(22)을 노출시키는 제 2 비어홀 내지는 콘택홀을 동시에 정의하는 노광마스크를 사용한 노광 및 현상을 실시하여 포토레지스트패턴(27)을 형성한다. 이때, 포토레지스트패턴(27)은 제 2 배선(24)과 제 1 배선(22) 상부의 질화막(26) 표면을 노출시킨다.
그리고, 포토레지스트패턴(27)으로 보호되지 않는 부위의 질화막을 건식식각 등의 비등방성식각으로 제거하여 제 3 층간절연층의 소정 부위를 노출시킨다.
그 다음, 계속하여 제 3 층간절연층(25)을 제거하여 제 1 비어홀(H3)을 형성하고,동시에 제 2 비어홀(H4)의 일부를 형성한다. 이때, 식각은 건식식각 등의 비등방성식각을 사용하며 상부배선인 제 2 배선(24)의 상부 표면을 식각방지층(etch-stopping layer)으로 이용한다. 따라서, 제 2 배선(24)의 비어 콘택(via contact) 부위가 노출된다.
도 2b를 참조하면, 포토레지스트패턴을 산소 애슁 등의 방법으로 제거하여 잔류한 질화막(26) 표면을 노출시킨다.
그 다음, 제 1 비어홀(H3)에 의하여 노출된 제 2 배선(24) 표면에 소정 두께로 식각방지층(28)을 선택적으로 형성한다.
이때, 식각방지층(28)으로 제 2 배선(24)을 폴리실리콘으로 형성한 경우, 제 2 배선(24)의 노출부위에 실리콘 에피층(epitaxial layer, 24)을 성장시켜 형성하고, 이러한 에피층(24)은 제 2 비어홀을 완성하기 위한 추가 식각시 제 2 배선(24)이 식각되지 않을 정도의 두께를 고려하여 형성한다.
다른 방법으로 제 2 배선(24)을 폴리실리콘으로 형성할 경우, 노출된 제 2 배선(24)의 폴리실리콘 표면을 포함하는 질화막(26) 전면에 실리사이드를 형성하기 위한 금속층으로 Ti 또는 TiN을 증착하여 형성한 다음 어닐링 등의 열공정을 실시하여 폴리실리콘의 표면에 Ti 또는 TiN 실리사이드를 형성하고 나머지 Ti 또는 TiN을 습식식각으로 제거하여 TiSix또는 CoSix로 이루어진 식각방지층(28)을 형성한다.
또 다른 방법으로 제 2 배선(24)을 W 또는 WSix로 형성한 경우, 선택적인 화학기상증착으로 W를 제 2 배선(24)상에만 선택적으로 증착시켜 식각방지층(24)으로 사용한다.
도 2c를 참조하면, 잔류한 질화막을 식각마스크로 이용하여 제 2 비어홀(H40)을 완성하기 위하여 건식식각 등의 비등방성 식각을 다시 실시하여 하부배선인 제 1 배선(22)의 일부 표면을 노출시킨다. 이때, 제 1 비어홀(H3)에 의하여 노출된 제 2 배선(24)은 식각방지층에 의하여 보호된다. 따라서, 종래 기술에서의 제 2 배선이 식각되거나 또는 제 2 배선이 관통되어 그 하부 구조에 까지 손상을 입히게 되는 것을 방지한다. 게다가, 도시되지는 않았지만, 제 2 배선(24)을 상대적으로 얇게 형성하여도 후속공정에서 형성되는 플러그와의 콘택저항을 요구되는 값으로 유지할 수 있다.
그리고, 질화막과 식각방지층을 습식식각 등으로 제거하여 제 3 층간절연층(25)과 제 2 배선(24)의 표면을 노출시킨다.
따라서, 서로 다른 깊이를 갖는 제 1 비어홀(H3)과 제 2 비어홀(H40)이 완성된다.
따라서, 본 발명은 하층배선용 제 2 홀을 완성하기 위한 추가 식각에 의하여 제 1 홀에 의하여 노출된 상층배선이 손상을 방지하여 콘택저항을 유지하고 또 다른 하지배선층과의 단락을 방지하여 소자의 신뢰성을 개선하는 장점이 있다.
Claims (5)
- 제 1 배선과 상기 제 1 배선을 덮는 제 1 절연층을 기판상에 차례로 형성하는 단계와,상기 제 1 절연층 상에 제 2 배선과 상기 제 2 배선을 덮는 제 2 절연층을 형성하는 단계와,상기 제 2 배선 노출용 제 1 개구부 형성영역과 상기 제 1 배선 노출용 제 2 개구부 형성영역을 각각 노출시키는 식각마스크를 상기 제 2 절연층상에 형성하는 단계와,상기 식각마스크로 보호되지 않는 상기 제 2 절연층의 소정 부위를 제거하여 상기 제 2 배선을 노출시키는 제 1 개구부를 형성하는 동시에 제 2 개구부 형성영역의 상기 제 2 절연층의 일부를 제거하는 제 1 식각 단계와,노출된 상기 제 2 배선의 표면에 식각방지막을 소정 두께로 형성하는 단계와,상기 식각마스크를 다시 이용하여 상기 제 2 개구부 형성영역의 상기 제 2 절연층을 제거하여 상기 제 1 배선을 노출시키는 제 2 개구부를 형성하는 제 2 식각 단계와,상기 식각마스크를 제거하는 단계로 이루어진 반도체장치의 콘택홀 형성방법.
- 청구항 1에 있어서, 상기 식각방지막을 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택홀 형성방법.
- 청구항 1에 있어서, 상기 제 2 배선은 폴리실리콘으로 형성하고 상기 식각방지막은 에피택샬실리콘층으로 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
- 청구항 1에 있어서, 상기 제 2 배선은 폴리실리콘으로 형성하고 상기 식각방지막은 티타늄 도는 코발트 실리사이드로 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
- 청구항 1에 있어서, 상기 제 2 배선은 텅스텐 또는 텅스텐 실리사이드로 형성하고 상기 식각방지막은 텅스텐으로 형성하는 것이 특징인 반도체장치의 콘택홀 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990058448A KR20010056823A (ko) | 1999-12-17 | 1999-12-17 | 반도체장치의 콘택홀 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990058448A KR20010056823A (ko) | 1999-12-17 | 1999-12-17 | 반도체장치의 콘택홀 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010056823A true KR20010056823A (ko) | 2001-07-04 |
Family
ID=19626488
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| KR1019990058448A KR20010056823A (ko) | 1999-12-17 | 1999-12-17 | 반도체장치의 콘택홀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010056823A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434710B1 (ko) * | 2002-09-19 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 비아홀 형성방법 |
-
1999
- 1999-12-17 KR KR1019990058448A patent/KR20010056823A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100434710B1 (ko) * | 2002-09-19 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 비아홀 형성방법 |
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