KR0179564B1 - 반도체 소자의 금속배선 제조방법 - Google Patents

반도체 소자의 금속배선 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치의 노광장비의 노광 한계보다 작은 미세한 콘텍홈 패턴을 형성하여 금속배선을 제조하는 반도체 소자의 금속배선 제조방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 금속배선 제조방법은 반도체 기판 상부에 제1절연막과, 제1금속배선, 제2절연막, 질화막을 형성하고, 질화막의 소정 부분에 알루미늄 합금막 패턴을 형성한 다음, 알루미늄 합금막 패턴의 노출된 부분을 덮는 텅스텐막 패턴을 형성한다. 이 후, 텅스텐막 패턴의 사이에 노출된 질화막과 절연막을 제1금속배선이 노출될때까지 비등방성 식각한 다음, 텅스텐을 매립하여 텅스텐 플러그를 형성한다. 다음으로 텅스텐 플러그와 전기적으로 접촉하는 제2금속배선을 형성하는 것을 특징으로한다.

Description

반도체 소자의 금속배선 제조방법
제1도는 종래의 실시예에 따른 금속배선막의 연결상태를 보여주는 평면도.
제2도는 제1도에서 A-A'선을 따라 절단한 단면도.
제3도는 본 발명의 실시예에 따른 금속배선막의 연결상태를 보여주는 평면도.
제4도는 제3도의 B-B'선을 따라 절단한 단면도로서, 제1 실시예의 공정 흐름도.
제5도는 제3도의 B-B'선을 따라 절단한 단면도로서, 제2 실시예의 공정 흐름도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제1절연막
13 : 제1금속배선 14 : 제2절연막
15 : 질화막 15 : 알루미늄 합금막 패턴
17 : 텅스텐 합금막 패턴 18 : 콘택홀
19 : 블랭킷 텅스텐막 19' : 텅스텐 플러그
20, 20' : 제2금속배선 21 : 장벽 금속막
본 발명은 반도체 장치의 금속배선 제조 방법에 관한 것으로서, 특히 노광장비의 노광 한계보다 작은 미세한 곤택홀 패턴을 형성하여 금속배선을 형성하는 반도체 소자의 금속배선 제조방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 패턴에 대한 초미세화 및 임계 치수의 고정밀화가 필수적으로 요구되고 있으며, 이에 따라 콘택홀을 제조하기 위해서도 초미세 패턴의 형성방법이 필요하게 되었다.
일반적으로 반도체 장치를 제조함에서 있어서, 감광막 패턴을 마스크로 하여 하부층을 식각하는 사진식각(photolighography) 공정을 이용하게 되는데, 종래의 사진식각 공정에 의한 콘택홀 형성방법을 제1도 및 제2도를 참조하여 설명한다.
첨부한 도면 제1도는 종래의 실시예에 따른 반도체 장치의 금속배선이 형성된 상태에서의 평면도이며, 제2도는 제1도의 A-A'선을 따라 절단된 단면도로서, 상기한 구성은 하기의 과정에 의하여 형성된다.
반도체 기판(1)의 상부에 소정의 절연막(2)이 형성된 상태에서, 제1금속배선(3)을 형성한다. 그 상부에 소정 두께의 절연용 산화막(4)을 증참하여 적층하고, 감광막 마스크를 사용한 비등방성 식각법에 의하여 임계치수가 B인 콘택홀(5)을 형성한다. 상기 콘텍홀(5)에 금속을 매립하여 금속 플러그를 형성한 상태에서 2금속배선(6)을 형성한다.
이와 같은 종래의 금속배선 형성에 있어서 콘택홀의 형성은 노광시 빛의 회절 특성으로 인하여 공정의 수행 능력에 한계를 드러내게 되며, 사진식각 공정으로 형성할 수 있는 패턴의 한계, 즉 해상도는 감광막 패턴 형성시 중요한 변수로 작용한다. 상기 해상도는 다음의레일레이 식(Rayleigh's equation)에 의해 결정된다.
R=k(λ/NA)
여기서, R은 해상도를, λ는 노광 파장을, NA는 노광 장치의 렌즈 개구수를 각각 의미하며, k는 공정 관련 상수로서 공정의 수행 능력에 따라 변하는 값이지만, 양산 단계에서는 약 0.7정도이다. 또한 양산 단계에서 주로 사용되는 광원인 I선은 파장이 약 0.356㎛이고, G선은 약0.436㎛이며, 렌즈의 개구부의 수가 0.5인 경우에 상기 식에 각각의 변수를 대입하면, 패턴의 해상 한계는 약 0.5 내지 0.6㎛정도가 된다.
현재 반도체 장치의 제조 공정은 유효 채널 길이가 0.35㎛ 이내로 감소하는 추세인데, 이러한 경향으로 볼 때, 콘택홀의 임계치수 또한 더욱 작아지리라고 예상할 수 있으며, 종래의 감광막 패턴태도는 해상도가 더 높은 초미세 콘택홀의 형성방법이 반드시 필요하게 된다.
상기한 콘택홀이나 유효채널 길이의 감소와 같은 소자의 집적화에 병행하여 사진식각 장비의 고도화가 이루어져야 하지만, 이는 투자비용을 급격히 증가시키는 문제점을 야기시킨다.
따라서, 본 발명의 목적은 기존의 노광장비를 이용한 사진식각공정을 사용하여 감광막 패턴의 임계치수보다 작은 초 미세 패턴의 콕택홀을 형성하므로써 상기한 문제점을 해결할 수 있는 반도체 소자의 금속배선 제조방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 금속배선 제조방법은 반도체 기판 상부에 소정의 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1금속배선을 형성하는 단계, 상기 제1금속배선을 포함한 제1절연막 전면에 제2절연막을 형성하는 단계; 상기 제2절연막 위에 소정두께의 질화막을 증착하는 단계, 상기 질화막 위의 소정 부분에 알루미륨 합금막을 소정 두께로 증착한 다음 패턴을 형성하는 단계; 상기 알루미늄 합금막 패턴의 노출된 부분을 소정 두께로 덮는 텅스텐막을 형성하는 단계; 상개 텅스텐막 패턴 사이의 노출된 질화막과 제2절연막을 1금속배선막의 표면이 노출될 때까지 비등방성 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에; 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 증착된 텅스텐 막을 알루미늄 합금막 패턴의 표면이 드러날 때까지 비등방성 블랭킷 식각하여 콘택홀만을 매립하는 플러그를 형성하는 단계; 전면에 알루미륨 합금막 및 TiN막의 적층막을 소정 두께 만큼 증착하여 패턴을 형성하는 단계를 포함하는 것을 특정으로 한다.
상기한 목적을 달성하기 위한 또 다른 본 발명의 금속배선 제조방법은 반도체 기판 상부에 소정의 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 포함한 제1절연막 전면에 제2절연막을 형성하는 단계; 상기 제2절연막 위에 소정 두께의 질화막을 증착하는 단계; 상기 질화막 위의 소정 부분에 알루미늄 합금막을 소정 두께로 증착한 다음 패턴을 형성하는 단계; 상기 알루미늄 합금막 패턴의 노출된 부분을 소정 두께로 덮는 텅스텐막을 형성하는 단계; 상기 텅스텐막 패턴 사이의 노출된 질화막과 제2절연막을 제1금속배선막의 표면이 노출될 때까지 비등방성 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에, 콘택홀을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 견합력의 약화를 방지하고, 콘택홀 내부에서의 동공의 생성을 배지하는, 장벽 금속막을 소정 두께로 증착하는 단계; 상기 장벽 금속막 전면에, 블랭킷 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 증착된 블랭킷 텅스텐막, 장벽금속막 및 텅스텐 패턴을 알루미륨 합금막 패턴의 표면이 드러날 때까지 비등방성 블랭킷 식각하여 콘택홀만을 매립하는 플러그를 형성하는 단계; 전면에 알루미늄 합금막 및 TiN막의 적층막을 소정 두께만큼 증착하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
첨부한 도면 제3도는 본 발명의 실시예에 따른 금속배선막의 연결 상태를 보여주는 평면도이고, 제4도는 제3도의 B-B'선을 따라 절되는한 단면도로서, 본 발명의 제1 실시예에 따른 공정 흐름도이며, 제5도는 제3도의 B-B'선을 따라 절단한 단면도로서, 본 발명의 제2 실시예에 따른 공정 흐름도이다.
먼저, 제4도를 참조하여 본 발명의 제1 실시예를 설명한다.
제4a도에 도시한 것과 같이, 반도체 기판(11) 상부에 소정의 제1절연막(12)을 형성한 상태에서 상기 제1절연막(12)상에 제1금속막을 소정 두께만큼 증착하고 감광막 마스크를 형성한 다음, 노출된 부분을 식각하여 제1금속배선(13)을 형성한다. 이 후, 상기 제1금속배선(13)을 포함한 제1절연막(12) 전면에 제2절연막(14)을 소정 두께만큼 형성한다. 상기 제1, 제2절연막(12, 14)은 TEOS 산화막, BPSG막, SOG막, PE-TEOS 산화막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것이 바람직하다. 이 후, 상기 절연막(14)위에 질화막(15)을 300 내지 500 Å의 두께로 증착한다. 이 후, 상기 질화막(15)위에 알루미늄 합금막을 500 내지 1000Å의 두께로 증착한 다음, 감광막 마스크 패턴을 이용하여 선택적으로 식각하는 사진식각법을 이용하여 알루미늄 합금막 패턴(16)을 형성한다.
다음으로, 제4b도와 같이, 상기 알루미륨 합금막 패턴(16)을 포함한 전면에 1,000 내지 3,000Å의 두께 범위를 갖는 텅스텐막을 증착한 다음, 알루미륨 패턴의 노출된 상부와 측면을 덮는 텅스텐막 패턴(17)을 형성한다.
이 후, 상기 텅스텐막 패턴(17)사이의 노출된 제2절연막(14)과 질화막(15)을 제1금속배선(13)의 표면이 노출될 때까지 비등방성 식각(anisotropy etch)한다. 상기 공정으로 제4c도와 같은 초미세 콘택홀(18)이 형성된다.
다음으로, 상기 콘택홀(18)을 포함한 전면에 5,000 내지 8,000Å의 두께 범위를 갖는 블랭킷 텅스텐막(19)을 증착한다. 함
이 후, 상기 알루미늄 합금막 패턴(16)의 표면이 노출될 때까지 텅스텐막을 비등방성 식각하여 텅스텐 플러그(19')를 형성한다. 이 때의 비등방성 식각을 위한 공급개스는 SF6를 사용한다.
다음으로, 제1금속배선(13)과 접촉된 상기 텅스텐 플러그(19')를 전기적으로 접촉시키기 위한 알루미늄 합금막 및 TiN막의 적층막(20)을 5,000 내지 10,000Å의 두께만큼 스퍼터링법으로 증착한다.
이 후, 전면에 감광막 마스크 패턴을 형성하는 소정의 사진식각 방법을 이용하여 상기 알루미늄 합금막 및 TiN의 적층막(20), 알루미늄 합금막패턴(16)을 한꺼번에 식각하여 상기 질화막(15)을 노출시키므로써 제2금속배선 패턴(20)을 형성한다.
한편, 첨부한 도면 제5도를 참조하여 본 발명의 제2 실시예를 설명하면 다음과 같다.
제2 실시예의 경우, 초미세 콘택홀(18)을 형성하는 도면 제4c도까지의 공정은 제1 실시예와 동일하므로 여기서의 설명은 생략한다. 아울러, 제1 실시예의 동일한 구성요소는 동일 부호를 사용하였다.
제4c도와 같이 초미세 콘택홀(18)을 형성한 다음, 감광막 마스크를 제거하고, 콘택홀(18)을 포함한 전면에 약 200 내지 400Å의 Ti막 및 약 500 내지 700Å의 TiN막의 적층막인 장벽 금속막(21)을 증착한다. 이 장벽 금속막(21)은 콘택홀(18)을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콘택홀 내부에서의 동공의 생성을 방지하기 위한 것이다.
이 후, 상기 장벽 금막막(21) 위에 상기 장벽 금속막을 덮을 블랭킷 텅스텐막(19)을 상기 콕택홀을 매립할 정도의 5,000 내지 8,000Å의 두께로 증착한 다음, 상기 블랭 텅스텐막(19) 위에 콕택홀 부분만을 덮는 감광막 마스크(미도시)를 형성한다. 상기 감광막 마스크를 식각장벽으로 하여 노출된 블랭킷 텅스텐막(19)을 식각하여 텅스텐 플러그(19')를 형성하고 전면에 상기 텅스텐 플러그(19')와 전기적으로 연결되는 제2금속배선막(20)을 증착하고 패턴(20')을 형성하므로써, 금속배선의 제조를 완료시킨다.
상기 제2실시예에서는 설명의 편의를 위해서 생략하였지만, 제1, 제2절연막(12,14)은 TEOS 산화막, BPSG막, SOG막, PE-TEOS 산화막 중에서 하나 또는 그 이상을 선택적으로 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 금속배선 제조방법은 반도체 소자의 고집적화와 병행하여 노광장비를 교체할 필요없이, 기존의 노광장비로서, 초미세 콘택홀 패턴의 형성을 가능하게 하므로, 장비 사용의 극대화 및 이에 따른 제조비용을 감소시키는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (23)

  1. 반도체 기판 상부에 소정의 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1금속배선을 형성하는 단계; 상기 세1금속배선을 포함한 1절연막 전면에 제2절연막을 형성하는 단계; 상기 제2절연막 위에 소정 두께의 질화막을 증착하는 단계, 상기 질화막 위의 소정 부분에 알루미늄 합금막을 소정 두께로 증착한 다음 패턴을 형성하는 단계; 상기 알루미륨 합금막 패턴의 노출된 부분을 소정 두께로 덮는 텅스텐막을 형성하는 단계; 상기 텅스텐막 패턴 사이의 노출된 질화막과 제2절연막을 제1금속배선막의 표면이 노출될 때까지 비등방성 식각하여 콕택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에, 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 증착된 텅스텐 막을 알루미늄 합금막 패턴의 표면이 드러날 때까지 비등방성 블랭킷 식각하여 콘택홀만을 매립하는 플러그를 형성하는 단계; 전면에 알루미늄 합금막 및 TiN막의 적층막을 소정 두께만큼 증착하는 단계; 소정의 감광막 마스크 패턴을 형성하여 알루미늄합금막 및 TiN막의 적층막과 알루미늄 합금막 패턴을 동시에 식각하여 제2금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  2. 제1항에 있어서, 상기 제1, 제2절연막은 TEOS 산화막, BPSG막, SOG막, PE-TEOS막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  3. 제1항에 있어서, 상기 질화막의 두께는 300 내지 500Å범위인 것을 특징을 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 알루미늄 합금막 패턴의 두께는 500 내지 1,000Å범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  5. 제1항에 있어서, 상기 텅스텐막 패턴의 두께는 1,000 내지 3,000Å의 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  6. 제1항에 있어서, 상기 블랭킷 텅스텐막의 두께는 5,000 내지 8,000Å의 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  7. 제1항에 있어서, 상기 텅스텐막 패턴 및 블랭킷 텅스텐 막의 식각을 위한 공급개스는 SF6인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  8. 제1항에 있어서, 상기 알루미늄 합금막 및 TiN의 적층막의 두께는 5,000 내지 10,000Å범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  9. 제1항에 있어서, 상기 알루미늄 합금막 및 TiN의 적층막은 스퍼터링법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  10. 제1항에 있어서, 상기 제2금속배선 형성을 위한 알루미늄 합금막 및 TiN의 적층막과 알루미늄 합금막 패턴의 식각은 동일챔버에서 한 번의 식각단계로 행하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  11. 반도체 기판 상부에 소정의 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 포함한 제1절연막 전면에 제2절연막을 형성하는 단계; 상기 제2절연막위에 소정 두께의 질화막을 증착하는 단계; 상기 질화막 위의 소정부분에 알루미늄 합금막을 소정 두께로 증착한 다음 패턴을 형성하는 단계; 상기 알루미늄 합금막 패턴의 노출된 부분을 소정 두께로 덮는 텅스텐막을 형성하는 단계, 상기 텅스텐막 패턴 사이의 노출된 질화막과 제2절연막을 제1금속배선막의 표면이 노출될 때까지 비등방성 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 전면에, 콘택홀을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콕택홀 내부에서의 동공의 생성을 방지하는, 장벽 금속막을 소정 두께로 증착하는 단계; 상기 장벽 금속막 전면에, 블랭킷 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 증착된 블랭킷 텅스텐막, 장벽 금속막 및 텅스텐 패턴을 알루미륨 합금막 패턴의 표면이 드러날 때까지 비등방성 블랭킷 식각하여 콘택홀만을 매립하는 플러그를 형성하는 단계; 전면에 알루미늄 합금막 및 TiN막의 적층막을 소정 두께만큼 증착하는 단계; 감광막 마스크 패턴을 형성하는 알루미늄 합금막 및 TiN의 적층막과 알루미늄 합금막 패턴을 식각하여 제2금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  12. 제11항에 있어서 상기 제1, 제2절연막은 TEOS산화막, BPSG막, SOG막, PE-TEOS산화막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  13. 제11항에 있어서, 상기 질화막의 두께는 300 내지 500Å 범위인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 상기 알루미늄 합금막 패턴의 두께는 500 내지 1,000Å 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  15. 제11항에 있어서, 상기 텅스텐막 패턴의 두께는 1,000 내지 3,000Å의 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  16. 제11항에 있어서, 상기 장벽 금속막은 Ti 및 TiN막의 적층막인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  17. 제16항에 있어서, 상기 Ti막의 두께는 200 내지 400Å 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  18. 제 16항에 있어서, 상기 TiN막의 두께는 500 내지 700Å 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  19. 제11항에 있어서, 상기 블랭킷 텅스텐막의 두께는 5,000 내지 8,000Å의 범위인 것을 특징으로 하는 반수도체 소자의 금속배선 제조방법.
  20. 제11항에 있어서, 상기 블랭킷 텅스텐막, 텅스텐막 패턴, 장벽 금속막의 식각을 위한 공급개스는 SF6인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  21. 제11항에 있어서, 상기 알루미늄 합금막 및 TiN의 적층막의 두께는 5,000 내지 10,000Å 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  22. 제11항에 있어서, 상기 알루미늄 합금막 TiN의 적층막은 스퍼터링법으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  23. 제11항에 있어서, 상기 제2금속배선 형성을 위한 알루미늄 합금막 및 TiN의 적층막과 알루미늄 합금막 패턴의 식각은 동일챔버에서 한 번의 식각단계로 행하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
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