KR100197123B1 - 반도체 소자의 금속배선 제조방법 - Google Patents

반도체 소자의 금속배선 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치의 노광장비의 노광 한계보다 작은 미세한 콘택홀 패턴을 형성하여 금속배선을 제조하는 반도체 소자의 금속배선 제조방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 금속배선 제조방법은 반도체 기판 상부에 제1 절연막, 제1 금속배선, 저온 TEOS의 제1 산화막, 평탄화를 위한 SOG막, 질화막, TEOS-O3의 제2 산화막을 순차적으로 적층하고, 제2 산화막의 소정 부분에 그 깊이가 두께의 반이 되는 제1 콘택홀을 형성한 다음, 제1 콘택홀을 포함한 제3 절연막 전면에 감광막 마스크를 형성하여 노출된 부분을 비등방성 식각한다. 이 후, 콘택홀 부분을 포함한 전면에 실리콘 이온을 주입하고, 블랭킷 식각을 통하여 초미세 패턴의 제2 콘택홀을 형성한다. 이 후, 제2 금속배선막을 증착하여 패턴을 형성시키는 것을 특징으로 한다.

Description

반도체 소자의 금속배선 제조방법
제1도는 종래의 실시에에 따른 금속배선막의 연결상태를 보여주는 평면도.
제2도는 제1도에서 A-A'선을 따라 절단한 단면도.
제3도는 본 발명의 제1 실시예에 따른 반도체 소자의 금속배선 제조방법을 보여 주는 공정 흐름도.
제4도는 본 발명의 제2 실시예에 따른 반도체 소자의 금속배선 제조방법을 보여 주는 공정 흐름도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제1 절연막
13 : 제1 금속배선 14 : 제1 산화막
15 : SOG막 16 : 질화막
17 : 제2 산화막 18 : 제1 콘택홀
18' : 제2 콘택홀 19 : 감광막 마스크
20 : 장벽 금속막 21 : 블랭킷 텅스텐막
22 : 알루미늄 합금막 및 반사방지막
본 발명은 반도체 장치의 금속배선 제조 방법에 관한 것으로서, 특히 노광장비의 노광 한계보다 작은 미세한 콘택홀 패턴을 형성하여 금속배선을 형성하는 반도체 소자의 금속배선 제조방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 패턴에 대한 초미세화 및 임계치수의 고정밀화가 필수적으로 요구되고 있으며, 이에 따라 콘택홀을 제조하기 위해서도 초미세 패턴의 형성방법이 필요하게 되었다.
일반적으로 반도체 장치를 제조함에 있어서, 감광막 패턴을 마스크로 하여 하부층을 식각하는 사진식각(photolighography) 공정을 이용하게 되는데, 종래의 사진식각 공정에 의한 콘택홀 형성방법을 제1도 및 제2도를 참조하여 설명한다.
첨부한 도면 제1도는 종래의 실시예에 따른 반도체 장치의 금속 배선이 형성된 상태에서의 평면도이며, 제2도는 제1도의 A-A'선을 따라 절단된 단면도로서, 상기한 구성은 하기의 과정에 의하여 형성된다.
반도체 기판(1)의 상부에 소정의 절연막(2)이 형성된 상태에서, 제1 금속배선(3)을 형성한다. 그 상부에 소정 두께의 절연용 산화막(4)을 증착하여 적층하고, 감광막 마스크를 사용한 비등방성 식각법에 의하여 임계치수가 B인 콘택홀(5)을 형성한다. 상기 콘택홀(5)에 금속을 매립하여 금속 플러그를 형성한 상태에서 2 금속배선(6)을 형성한다.
이와 같은 종래의 금속배선 형성에 있어서, 콘택홀의 형성은 노광시 빛의 회절 특성으로 인하여 공정의 수행 능력에 한계를 드러내게 되며, 사진식각 공정으로 형성할 수 있는 패턴의 한계, 즉 해상도는 감광막 패턴 형성시 중요한 변수로 작용한다. 상기 해상도는 다음의 레일레이 식(Rayleigh's equation)에 의해 결정된다.
여기서, R은 해상도를, λ는 노광 파장을, NA는 노광 장치의 렌즈 개구수를 각각 의미하며, k는 공정 관련 상수로서 공정의 수행 능력에 따라 변하는 값이지만, 양산 단계에서는 약 0.7정도이다. 또한 양산 단계에서 주로 사용되는 광원인 I선은 파장이 약 0.356㎛이고, G선은 약 0.436㎛이며, 렌즈의 개구부의 수가 0.5인 경우에 상기 식에 각각의 변수를 대입하면, 패턴의 해상 한계는 약 0.5 내지 0.6㎛정도가 된다.
현재 반도체 장치의 제조 공정은 유효 채널 길이가 0.35㎛ 이내로 감소하는 추세인데, 이러한 경향으로 볼 때, 콘택홀의 임계치수 또한 더욱 작아지리라고 예상할 수 있으며, 종래의 감광막 패턴보다는 해상도가 더 높은 초미세 콘택홀의 형성방법이 반드시 필요하게 된다.
상기한 콘택홀이나 유효채널 길이의 감소와 같은 소자의 집적화와 병행하여 사진식각 장비의 고도화가 이루어져야 하지만, 이는 투자비용을 급격히 증가시키는 문제점을 야기시킨다.
따라서, 본 발명의 목적은 기존의 노광장비를 이용한 사진식각공정을 사용하여 감광막 패턴의 임계치수보다 작은 초 미세 패턴의 콘택홀을 형성하므로써 상기한 문제점을 해결할 수 있는 반도체 소자의 금속배선 제조방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 금속배선 제조방법은 반도체 기판 상부에 소정의 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제1 금속배선을 형성하는 단계; 상기 제1 금속배선을 포함한 제1 절연막 전면에 제1 산화막을 증착하는 단계; 상기 제1 산화막 위에 평탄화를 위한 SOG막을 소정 두께로 도포하는 단계; 도포된 SOG막을 소정의 분위기에서 큐어링하는 단계; 전면에 소정 두께의 질화막을 증착하는 단계; 상기 질화막의 전면에 제2 산화막을 소정 두께로 증착하는 단계; 상기 제2 산화막의 소정 부분에 상기 제2 산화막 두께에 대하여 소정 깊이를 갖는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 포함한 제2 절연막 전면에 감광막을 소정 두께로 도포하는 단계; 상기 제1 콘텍홀의 일부를 포함한 제2 절연막 상의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 상기 감광막 마스크를 식각장벽으로 하여 노출된 제2 산화막을 그 하부의 질화막이 드러날 때까지 비등방성 식각하는 단계; 상기 감광막 마스크를 제거하고, 전면에 실리콘 이온을 소정 농도와 소정 에너지로서 이온주입하는 단계; 제1 금속배선이 노출될 때까지 블랭킷 식각하여 제2 콘택홀을 형성하는 단계; 상기 제2 콘택홀을 포함한 전면에 콘택홀을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콘택홀 내부에서의 동공의 생성을 방지하는, 장벽 금속막을 소정의 두께로 증착하는 단계; 상기 장벽 금속막 위에 상기 장벽 금속막을 덮는 블랭킷 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 상기 텅스텐 막 위에 소정 두께의 알루미늄 합금막을 증착하는 단계; 상기 알루미늄 합금막 위에 패턴 형성을 위한 감광막의 노광시 반사를 방지하기 위한 반사 방지막을 증착하는 단계; 상기 반사 방지막 위에 감광막 마스크를 형성하는 단계; 상기 감광막 마스크를 식각장벽으로 하여 동일 식각 챔버에서 각각의 막에 따라 다른 식각용 개스를 공급하여 반사방지막, 알루미늄 합금막, 블랭킷 텅스텐막을 식각하므로써 제2 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 또 다른 본 발명의 금속배선 제조방법은 반도체 기판 상부에 소정의 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제1 금속배선을 형성하는 단계; 상기 제1 금속배선을 포함한 제1 절연막 전면에 제1 산화막을 증착하는 단계; 상기 제1 산화막 위에 평탄화를 위한 SOG막을 소정 두께로 도포하는 단계; 도포된 SOG막을 소정의 분위기에서 큐어링하는 단계; 전면에 소정 두께의 질화막을 증착하는 단계; 상기 질화막의 전면에 제2 산화막을 소정 두께로 증착하는 단계; 상기 제2 산화막의 소정 부분에 상기 제2 산화막 두께에 대하여 소정 깊이를 갖는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 포함한 제2 절연막 전면에 감광막을 소정 두께로 도포하는 단계; 상기 제1 콘택홀의 일부를 포함한 제2 절연막 상의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 상기 감광막 마스크를 식각장벽으로 하여 노출된 제2 산화막을 그 하부의 질화막이 드러날 때까지 비등방성 식각하는 단계; 상기 감광막 마스크를 제거하고, 전면에 실리콘 이온을 소정 농도와 소정 에너지로서 이온주입하는 단계; 제1 금속배선이 노출될 때까지 블랭킷 식각하여 제2 콘택홀을 형성하는 단계; 상기 제2 콘택홀을 포함한 전면에, 콘택홀을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콘택홀, 내부에서의 동공의 생성을 방지하는, 장벽 금속막을 소정 두께로 증착하는 단계; 상기 장벽 금속막 위에 상기 장벽 금속막을 덮는 블랭킷 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 증착된 블랭킷 텅스텐 막을 장벽 금속막의 표면이 드러날 때까지 비등방성 블랭킷 식각하여 콘택홀만을 매립하는 플러그를 형성하는 단계; 상기 플러그를 포함한 장벽 금속막 전면에 소정 두께의 제2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시에를 설명한다.
첨부한 도면 제3도는 본 발명의 제1 실시예에 따른 반도체 소자의 금속배선 제조방법을 보여 주는 공정 흐름도이고, 제4도는 본 발명의 제2 실시예에 따른 반도체 소자의 금속배선 제조방법을 보여 주는 공정 흐름도이다.
먼저, 제3도를 참조하여 본 발명의 제1 실시예를 설명한다.
제3도의 (a)에 도시한 것과 같이, 반도체 기판(11) 상부에 소정의 제1 절연막(12)을 형성한 상태에서 상기 제1 절연막(12) 상에 제1 금속막을 소정 두께만큼 증착하고 감광막 마스크를 형성한 다음, 노출된 부분을 식각하여 제1 금속배선(13)을 형성한다. 이 후, 상기 제1 금속배선(13)을 포함한 제1 절연막(12) 전면에 저온 TEOS(TtraEthylOrthoSilicate) 산화막(14)을 1,000 내지 3,000Å 두께범위로, 상기 제1 금속배선(13)과 제1 절연막(12)의 단차를 따라서 그 형상을 유지할 정도로 얇게 형성한다. 이 후, 상기 저온 TEOS 산화막(14) 위에 평탄화용 SOG막(15)을 4,000 내지 6,000Å의 두께범위로 도포하여 약 300 내지 500℃의 온도범위와 30 내지 60분동안 질소(N2) 분위기에서 경화(Curing처리)시킨다. 상기 SOG막의 도포와 경화공정으로 상기 제1 금속배선 패턴 사이에는 SOG막이 매립된다. 이 후, 전면에 질화막(16)을 300 내지 700Å의 두께범위로 얇게 증착한 다음, 상기 질화막(16)의 전면에 제2 산화막인 TEOS-O3산화막(17)을 약 5,000 내지 10,000Å의 두께 범위로 증착한다. 이 후, 제1 금속배선(13)의 상부에 위치하는, 상기 제3 절연막(15)의 소정 부분에 B의 폭을 갖는 제1 콘택홀(18)을 감광막 마스크를 사용하여 사진식각법에 의하여 형성한다. 이 때의 식각 방법은 비등방성 식각법을 이용하고, 식각 깊이는 제1 금속배선(13) 상부에 있는 상기 TEOS-O3산화막(17)의 절반이 되도록 한다. 상기 제1 콘택홀의 폭 B는 노광장치의 한계 임계치수이다. 아울러, 상기 제1 절연막(12)은 TEOS 산화막, BPSG(BoroPhosphoSilicate Glass)막, SOG(Spin On Glass)막, PE-TEOS(Plasma Enhanced-TEtraOrthoSilicate) 산화막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것이 바람직하다.
다음으로, (b)와 같이, 상기 제1 콘택홀(18)을 포함한 TEOS-O3산화막(17) 전면에 감광막을 소정 두께로 도포한 다음, 상기 콘택홀의 일부를 포함한 인접한 TEOS-O3산화막(17) 상의 소정 부분을 노출시키는 감광막 마스크(19)를 형성한다. 이 경우, 역시 감광막 패턴의 임계치수는 B이다.
이 후, 상기 감광막 마스크(19)를 식각장벽으로 하여 노출된 TEOS-O3산화막(17)을 질화막(16)이 드러날 때까지 비등방성 식각(anisotropy etch)한다. 여기서 비등방성 식각을 하는 것은 본 발명의 주요한 착안점으로서, 비등방성 식각에 의하여 제1 콘택홀(18) 바닥부분에서의 식각이 진행되는 것과 동시에 노출된 TEOS-O3산화막(17) 표면 부분에서의 식각이 동일한 율로서 진행되므로, (c)와 같은 임계치수 B보다 작은 초미세 패턴이 형성된다.
다음으로, 감광막 마스크(19)를 제거한 다음, (d)와 같이, Si 원자를 1×1012내지 1×1017원자/㎠의 주입량과, 30 내지 80KcV의 주입에너지로서 이온주입하여 노출된 질화막(16)에 손상부위를 형성한다.
이 후, 제1 금속배선(13)의 표면이 드러날 때까지 질화막(16) 및 TEOS-O3산화막(17)을 블랭킷 식각하여 (e)와 같은, 초미세 패턴의 제2 콘택홀(18')을 형성한다. 이 때, 제1 콘택홀(18) 및 제2 콘택홀(18')의 주변이 완만한 곡선 형태로 변하여 스텝 커버리지(step coverage)를 개선하게 되며, 상기 질화막(16)이 용이하게 제거된다.
다음으로, (f)와 같이, 상기 제2 콘택홀(18')을 포함한 전면에 Ti 또는 TiN으로 구성된 장벽 금속막(20)을 300 내지 900Å의 두께 범위로 증착하는데, 이 막은 콘택홀을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콘택홀 내부에서의 동공(void)의 생성을 방지하는 역할을 한다. 상기 장벽 금속막(20) 위에 상기 장벽 금속막을 덮는 블랭킷 텅스텐막(21)을 상기 제2 콘택홀(18')을 매립할 정도로 5,000 내지 7,000Å의 두께만큼 증착한다. 상기 블랭킷 텅스텐 막(21) 위에 소정 두께의 알루미늄 합금막 및 TiN막의 적층막(22)을 각각 형성한다.
이 후, 상기 알루미늄 합금막 및 TiN막의 적층막(22)을 Cl2, BCl3가스로, 블랭키트 텅스텐막(21) 및 장벽 금속막(20)을 SF6개스로 동일한 식각 챔버에서 인시튜(In-situ) 방식으로 비등방성 사진식각하여 텅스텐막(21') 및 장벽 금속막(20')을 하부 rn조에 포함하는 제2 금속배선(22')을 형성한다.
한편 첨부한 도면 제4도를 참조하여 본 발명의 제2 실시예를 설명하면 다음과 같다.
제2 실시예의 경우, 장벽 금속막을 제2 콘텍홀(18')을 포함한 전면에 형성하는 단계까지는 제1 실시예와 동일하므로 여기서의 설명은 생략하고, 그 이후의 공정인 (f)도면을 참조하여 설명한다. 아울러, 제1 실시예와 동일한 구성요소는 동일 부호를 사용한다.
(e)와 같이 초미세 제2 콘택홀(18')을 형성한 다음, 김광막 마스크를 제거하고, (f)와 같이, 제2 콘택홀(18')을 포함한 전면에 Ti 또는 TiN으로 구성되는 장벽 금속막(20)을 300 내지 900Å의 두께 범위로 증착한다. 이 장벽 금속막(20)은 제2 콘택홀(18')을 매립하기 위한 텅스텐막의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콘택홀 내부에서의 동공의 생성를 방지하기 위한 것이다.
이 후, 상기 장벽 금속막(20) 위에 상기 장벽 금속막을 덮는 블랭킷 텅스텐막(21)을 상기 제2 콘택홀(18')을 매립할 정도의 5,000 내지 7,000Å의 두께로 증착한 다음, 상기 블랭킷 텅스텐막 위에 콘택홀 부분만을 덮는 감광막 마스크(미도시)를 형성한다. 상기 감광막 마스크를 식각장벽으로 하여 노출된 텅스텐막을 식각하여 텅스텐 플러그(21)를 형성하고, 전면에 상기 텅스텐 플러그(21)에 전기적으로 연결되는 금속막을 증착하고 패턴을 형성하므써, 제2 금속배선(22)의 제조를 완료시킨다.
상기 제2 실시예에서는 설명의 편의를 위해서 생략하였지만, 제1 절연막(12)은 TEOS 산화막, BPSG막, SOG막, PE-TEOS 산화막 중에서 하나 또는 그 이상을 선택적으로 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명의 금속배선 제조방법은 반도체 소자의 고집적화와 병행하여 노광장비를 교체할 필요없이, 기존의 노광장비로서, 스텝 커버리지가 우수한 초미세 콘택홀 패턴의 형성을 가능하게 하므로, 장비 사용의 극대화 및 이에 따른 제조비용을 감소시키는 효과를 제공한다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특정청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (28)

  1. 반도체 기판 상부에 소정의 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제1 금속배선을 형성하는 단계; 상기 제1 금속배선을 포함한 제1 절연막 전면에 제1 산화막을 증착하는 단계; 상기 제1 산화막 위에 평탄화를 위한 SOG막을 소정 두께로 도포하는 단계; 도포된 SOG막을 소정의 분위기에서 경화시키는 단계; 전면에 소정 두께의 질화막을 증착하는 단계; 상기 질화막의 전면에 제2 산화막을 소정 두께로 증착하는 단계; 상기 제2 산화막의 소정 부분에 상기 제2 산화막 두께에 대하여 소정 깊이를 갖는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 포함한 제2 절연막 전면에 감광막을 소정 두께로 도포하는 단계; 상기 제1 콘택홀의 일부를 포함한 제2 절연막 상의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 상기 감광막 마스크를 식각장벽으로 하여 노출된 제2 산화막을 그 하부의 질화막이 드러날 때까지 비등방성 식각하는 단계; 상기 감광막 마스크를 제거하고, 전면에 실리콘 이온을 소정 농도와 소정 에너지로서 이온주입하는 단계; 제1 금속배선이 노출될 때까지 블랭킷 식각하여 제2 콘택홀을 형성하는 단계; 상기 제2 콘택홀을 포함한 전면에, 콘택홀을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콘택홀 내부에서의 동공의 생성을 방지하는, 장벽 금속막을 소정 두께로 증착하는 단계; 상기 장벽 금속막 위에 상기 장벽 금속막을 덮는 블랭킷 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 상기 블랭킷 텅스텐 막 위에 소정 두께의 알루미늄 합금막 및 감광막의 노광시 빛의 반사를 방지하기 위한 반사 방지막을 증착하는 단계; 상기 반사 방지막 위에 감광막 마스크를 형성하는 단계; 상기 감광막 마스크를 식각장벽으로 하여 동일 식각 챔버에서 각각의 막에 따라 다른 식각용 개스를 공급하여 반사방지막, 알루미늄 합금막, 블랭킷 텅스텐막을 식각하므로써 제2 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  2. 제1항에 있어서, 상기 제1절연막은 TEOS 산화막, BPSG막, SOG막, PE-TEOS 산화막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  3. 제1항에 있어서, 상기 제1 산화막은 저온 TEOS 산화막을 1,000 내지 3,000Å의 두께범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  4. 제1항에 있어서, 상기 SOG막은 4,000 내지 6,000Å의 두께 범위로 도포하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  5. 제1항에 있어서, 상기 SOG막의 경화공정은 300 내지 500℃의 온도범위와, 질소분위에서 30 내지 60분 동안 행하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  6. 제1항에 있어서, 상기 질화막은 두께는 300 내지 700Å 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  7. 제1항에 있어서, 상기 제2 산화막은 TEOS-O2산화막을 5,000 내지 10,000Å의 두께범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  8. 제1항에 있어서, 상기 제1 콘택홀의 깊이는 제1금속배선 상부의 제2 산화막 두께의 절반인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  9. 제1항에 있어서, 상기 실리콘 이온은 1×1012내지 1×1017원자/㎠의 주입량과 30 내지 80KeV의 주입에너지로서 이온주입하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  10. 제1항에 있어서, 상기 장벽 금속막은 Ti 또는 TiN인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  11. 제1항에 있어서, 상기 Ti 또는 TiN인 300 내지 900Å의 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  12. 제1항에 있어서, 상기 블랭킷 텅스텐막의 두께는 5,000 내지 7000Å의 범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  13. 제1항에 있어서, 상기 반사방지막은 TiN인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  14. 제1항에 있어서, 상기 제2금속배선의 형성을 위한 식각은 동일 챔버에서 공급개스만을 달리하면서 행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제1항 또는 제14항에 있어서, 상기 제2금속배선막의 식각단계에서 알루미늄 합금막 및 반사방지막의 경우 Cl2, BCl3개스를 공급하여 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  16. 제1항 또는 제14항에 있어서, 상기 제2금속배선막의 식각단계에서 텅스텐막과 장벽 금속막의 경우, SF6개스를 공급하여 식각하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  17. 반도체 기판 상부에 소정의 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제1 금속배선을 형성하는 단계; 상기 제1 금속배선을 포함한 제1 절연막 전면에 제1 산화막을 증착하는 단계; 상기 제1 산화막 위에 평탄화를 위한 SOG막을 소정 두께로 도포하는 단계; 도포된 SOG막을 소정의 분위기에서 큐어링하는 단계; 전면에 소정 두께의 질화막을 증착하는 단계; 상기 질화막의 전면에 제2 산화막을 소정 두께로 증착하는 단계; 상기 제2 산화막의 소정 부분에 상기 제2 산화막 두께에 대하여 소정 깊이를 갖는 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀을 포함한 제2 절연막 전면에 감광막을 소정 두께로 도포하는 단계; 상기 제1 콘택홀의 일부를 포함한 제2 절연막 상의 소정 부분을 노출시키는 감광막 마스크를 형성하는 단계; 상기 감광막 마스크를 식각장벽으로 하여 노출된 제2 산화막을 그 하부의 질화막이 드러날 때까지 비등방성 식각하는 단계; 상기 감광막 마스크를 제거하고, 전면에 실리콘 이온을 소정 농도와 소정 에너지로서 이온주입하는 단계; 제1 금속배선이 노출될 때까지 블랭킷 식각하여 제2 콘택홀을 형성하는 단계; 상기 제2 콘택홀을 포함한 전면에, 콘택홀을 매립하기 위한 텅스텐의 증착시 텅스텐과 질화막과의 직접적인 접착에 의한 결합력의 약화를 방지하고, 콘택홀 내부에서의 동공의 생성을 방지하는, 장벽 금속막을 소정 두께로 증착하는 단계; 상기 장벽 금속막 위에 상기 장벽 금속막을 덮는 블랭킷 텅스텐막을 상기 콘택홀을 매립할 정도의 소정 두께로 증착하는 단계; 증착된 블랭킷 텅스텐 막을 장벽 금속막의 표면이 드러날 때까지 비등방성 블랭킷 식각하여 콘택홀만을 매립하는 플러그를 형성하는 단계; 상기 플러그를 포함한 장벽 금속막 전면에 소정 두께의 제2 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  18. 제17항에 있어서, 상기 제1 절연막은 TEOS 산화막, BPSG막, SOG막, PE-TEOS 산화막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  19. 제17항에 있어서, 상기 제1 산화막은 저온 TEOS 산화막을 1,000 내지 3,000Å의 두께범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  20. 제17항에 있어서, 상기 SOG막은 4,000 내지 6,000Å의 두께 범위로 도포하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  21. 제17항에 있어서, 상기 SOG막의 경화공정은 300 내지 500℃의 온도 범위와, 질소분위에서 30내지 60분동안 행하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  22. 제17항에 있어서, 상기 질화막은 두께는 300 내지 700Å 범위인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  23. 제17항에 있어서, 상기 제2 산화막은 TEOS-03산화막을 5,000 내지 10,000Å의 두께범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  24. 제17항에 있어서, 상기 제1 콘택홀의 깊이는 제1 금속배선 상부의 제2 산화막 두께의 절반인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  25. 제17항에 있어서, 상기 실리콘 이온은 1×1012내지 1×1017원자/cm2의 주입량과 30 내지 80KeV의 주입에너지로서 이온주입하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  26. 제17항에 있어서, 상기 장벽 금속막은 Ti 또는 TiN인 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  27. 제26항에 있어서, 상기 Ti 또는 TiN은 300 내지 900Å의 두께 범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
  28. 제17항에 있어서, 상기 블랭킷 텅스텐막의 두께는 5,000 내지 7,000Å의 범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 제조방법.
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KR19990039100A (ko) * 1997-11-10 1999-06-05 윤종용 Sog를 이용한 반도체 장치의 절연막 제조방법

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