KR100349680B1 - 듀얼 다마신 배선의 형성 방법 - Google Patents
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Abstract
본 발명은 듀얼 다마신 배선 형성시, 비아홀에 매립되는 반사방지막의 매립특성을 향상시키도록 한 듀얼 다마신 배선의 형성 방법에 관한 것으로, 소정공정이 완료된 반도체기판상에 다층구조의 절연막을 형성하는 단계; 상기 절연막상에 감광막을 도포하고 노광 및 현상하여 비아홀패턴을 형성하는 단계; 상기 비아홀패턴을 이용하여 하부의 상기 절연막을 식각하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 전면에 두 번에 걸쳐 낮은 점도의 반사방지막을 도포하는 단계; 상기 반사방지막상에 트렌치패턴을 형성하는 단계; 및 상기 트렌치패턴을 이용하여 상기 반사방지막 및 절연막을 식각하여 트렌치를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 듀얼다마신(Dual damascene) 공정에서 트렌치 포토공정(Trench photo)시 유기반사방지막(Organic Bottom Anti-Reflective Coating; BARC)의 형성 방법에 관한 것이다.
일반적으로, 다마신(Damascene) 공정은 하부 절연막질을 배선 모양으로 사진 식각(photo-lithography)기술을 이용하여 일정 깊이 식각하여 홈을 형성하고, 상기 홈에 텅스텐(W) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거하므로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.
이 기술은 주로 DRAM 등의 비트 라인(bit line) 또는 워드라인(Wordline) 형성에 이용되는데, 언급한 다마신방식을 적용하여 DRAM의 비트 라인을 형성하는 통상의 방법은 다음과 같다. 즉, 비트 라인 형성을 위한 홈을 하부 절연막질에 형성한 후, 비트 라인을 반도체 기판에 접속시키기 위한 콘택홀을 비트 라인 중간에 사진 식각 기술을 이용하여 형성하고, 이후, 텅스텐, 알루미늄 또는 구리 등의 도전 물질을 상기 비트 라인 형성을 위한 홈과 콘택홀을 완전히 채우도록 증착한 후 화학적기계적연마나 에치백 공정을 진행하여 하부 절연막질 상의 필요없는 도전 물질을 제거한다.
상기와 같이 다마신 방식으로 비트 라인을 형성할 경우, 비트 라인과 비트 라인과 하부의 반도체 기판과의 접속(Interconnection)을 동시에 완성할 수 있을 뿐만아니라, 비트 라인에 의해 발생하는 단차(Step)를 없앨 수 있으므로 후속 공정을 용이하게 한다.
그리고, 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로 형성되며, 알루미늄(Al)과 같은 금속배선 형태로 이루어지는데, 금속은 표면 반사율이 매우 높기 때문에 금속층을 패터닝하기 위한 사진공정시 빛의 산란이 발생하여 금속층에 노칭(Notching) 및 씨닝(Thinning) 문제가 일어난다. 이러한 문제는 반도체 소자가 고집적화됨에 따라 금속배선의 폭이 감소되기 때문에 더욱 심하게 나타난다. 그러므로 이를 방지하기 위하여 금속층상에 반사 방지막(Anti Reflective Coating)을 형성한다.
도 1a 내지 도 1d는 종래기술에 따른 다마신 공정 중에서 가장 널리 쓰이는 비아 퍼스트(Via first) 방법을 도시한 것이다.
도 1a에 도시된 바와 같이, 소정공정이 완료된 반도체기판(11)상에 식각정지막(Etch stop layer)으로서 제 1 SiN막(12)을 형성하고, 상기 제 1 SiN막(12)상에 메탈레벨의 산화막으로서 제 1 SiO2막(13)를 형성한다. 이어, 상기 제 1 SiO2막(13)상에 식각정지막으로서 제 2 SiN막(14)을 형성하고, 상기 제 2 SiN막(14)상에 콘택레벨의 절연막으로서 제 2 SiO2막(15)을 형성한다.
이어 상기 제 2 SiO2막(15)상에 감광막을 도포하고 비아홀패턴(16)으로 패터닝한다.
도 1b에 도시된 바와 같이, 상기 비아홀패턴(16)을 이용하여 하부의 제 2 SiO2막(15), 제 2 SiN막(14), 제 1 SiO2막(13)을 동시에 식각하여 비아홀(17)을 형성한다.
도 1c에 도시된 바와 같이, 상기 비아홀(17)을 포함한 전면에 후속 트렌치식각시 하부의 비아홀(17)에 의한 난반사로 패턴 프로파일(Pattern profile)이 열화되는 것을 방지하기 위해 유기반사방지막(18)을 도포한다. 이 때, 상기 유기반사방지막(18)은 900Å/3000rpm의 높은 점도를 가지며 1000Å∼1400Å의 두께로 비아홀 (17)의 바닥까지 도포된다. 그러나, 비아홀(18)의 크기가 작아지게 되면, 유기반사방지막(18)이 잘 채워지지 않는다(A).
또한, 상기 유기반사방지막(18)은 스피너(Spinner)를 이용하여 노광장치 중 하나인 트랙(Track)에서 도포한다.
이어 상기 유기반사방지막(18)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 하부의 비아홀(17)을 포함한 유기반사방지막(18)을 소정 폭만큼 노출시키는 트렌치패턴(19)을 형성한다.
도 1d에 도시된 바와 같이, 상기 트렌치패턴(19)을 이용하여 하부에 노출된 유기반사방지막(18) 및 제 2 SiO2막(15)을 식각하므로써 비아홀(17)을 포함하는 2단 형상의 트렌치(20)를 형성한다. 이 때, 상기 트렌치(20) 형성시, 상기 유기반사방지막(18)은 비아홀의 난반사 뿐만아니라 비아홀의 손실을 방지한다.
도면에 도시되지 않았지만, 후속 공정으로서 상기 트렌치(20)에 도전층을 형성한 후, 에치백이나 화학적기계적연마를 실시하여 상기 트렌치에 매립되는 소정 도전층패턴, 예컨대 비트라인, 금속배선, 워드라인 또는 게이트전극을 형성함과 동시에 비아(Via)를 형성한다.
상술한 것처럼, 상층배선이 형성되는 트렌치와 이 상층배선을 하층배선 또는 기판에 접속하는 비아홀 또는 콘택홀(이하, 모두 집합적으로 '비아홀'이라 함)을 절연층에 형성한 후, 금속막을 상기 트렌치에 동시에 매립하여 배선과 비아를 동시에 형성한다.
그러나, 상술한 종래기술은 노광공정 기술의 향상 및 칩 크기의 축소 등의 이유로 비아홀 크기가 감소함에 따라 높은 점도의 유기반사방지막을 이용할 경우, 트렌치 사진식각시 하부의 비아홀에 유기반사방지막이 잘 채워지지 않는 문제점이 발생한다.(도 2 참조)
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 다마신공정에서 비아홀에 의한 난반사를 방지하고 후속 트렌치식각에 의한 비아홀을 보호하는 유기반사방지막을 도포할 때, 유기반사방지막이 충분히 채워지지 않는 현상을 방지하는데 적합한 듀얼 다마신 배선의 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 듀얼 다마신 배선의 형성 방법을 도시한 도면,
도 2는 종래기술에 따른 반사방지막의 도포 상태를 나타낸 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 듀얼 다마신 배선의 형성 방법을 도시한 도면,
도 4는 본 발명의 실시예에 따른 반사방지막의 도포 상태를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 제 1 SiN
33 : 제 1 SiO234 : 제 2 SiN
35 : 제 2 SiO236 : 비아홀패턴
37 : 비아홀 38a, 38b : 유기반사방지막
39 : 트렌치패턴 40 : 트렌치
상기 목적을 달성하기 위한 본 발명의 듀얼 다마신 배선의 형성 방법은 반도체소자의 듀얼 다마신 배선의 형성 방법에 있어서, 소정공정이 완료된 반도체기판상에 다층구조의 절연막을 형성하는 단계; 상기 절연막상에 감광막을 도포하고 노광 및 현상하여 비아홀패턴을 형성하는 단계; 상기 비아홀패턴을 이용하여 하부의 상기 절연막을 식각하여 비아홀을 형성하는 단계; 상기 비아홀을 포함한 전면에 두 번에 걸쳐 낮은 점도의 반사방지막을 도포하는 단계; 상기 반사방지막상에 트렌치패턴을 형성하는 단계; 및 상기 트렌치패턴을 이용하여 상기 반사방지막 및 절연막을 식각하여 트렌치를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 다마신공정을 도시한 도면으로서, 비아 퍼스트(Via first) 방법을 도시한 것이다.
도 3a에 도시된 바와 같이, 소정공정이 완료된 반도체기판(31)상에 식각정지막(Etch stop layer)으로서 제 1 SiN막(32)을 형성하고, 상기 제 1 SiN막(32)상에 메탈레벨의 산화막으로서 제 1 SiO2막(33)를 형성한다. 이어, 상기 제 1 SiO2막(33)상에 식각정지막으로서 제 2 SiN막(34)을 형성하고, 상기 제 2 SiN막(34)상에 콘택레벨의 절연막으로서 제 2 SiO2막(35)을 형성한다.
이어 상기 제 2 SiO2막(35)상에 감광막을 도포하고 비아홀패턴(36)으로 패터닝한다.
도 3b에 도시된 바와 같이, 상기 비아홀패턴(36)을 이용하여 하부의 제 2 SiO2막(35), 제 2 SiN막(34), 제 1 SiO2막(33)을 동시에 식각하여 비아홀(37)을 형성한다.
도 3c에 도시된 바와 같이, 상기 비아홀(37)을 포함한 전면에 후속 트렌치식각시 하부의 비아홀(37)에 의한 난반사로 패턴 프로파일(Pattern profile)이 열화되는 것을 방지하기 위해 유기반사방지막(38a, 38b)을 두 번에 걸쳐 도포하되, 450Å/3000rpm의 낮은 점도를 갖고 500Å∼700Å의 두께로 비아홀(37)의 바닥까지 도포한다. 계속하여 상기 450Å/3000rpm의 낮은 점도를 갖는 유기반사방지막(38b)을 500Å∼700Å의 두께로 도포하여 원하는 타겟 두께의 유기반사방지막을 도포한다.
상기한 유기반사방지막(38a,38b)을 도포하는 방법은, 반도체기판(31)을 냉각시킨후, 제 1 단계의 조건으로 유기반사방지막을 스핀도포 및 베이킹하고, 다시 반도체기판(31)을 냉각시킨다. 이어서 제 2 단계의 조건으로 유기반사방지막을 스핀도포 및 베이킹한 후, 상기 반도체기판(31)을 냉각시킨다.
상술한 바와 같이, 낮은 점도의 유기반사방지막(38a, 38b)을 스핀도포법으로 두 번에 걸쳐 도포하므로써 원하는 두께의 타겟으로 비아홀에 충분히 채워지는 유기반사방지막(38a, 38b)을 형성한다. 한편, 유기반사방지막의 점도가 높을 경우에는 두 번에 걸쳐 도포하는 공정이 불가능하다.
도 3d에 도시된 바와 같이, 상기 유기반사방지막(38a, 38b)상에 감광막을 스핀도포 및 베이킹한 후, 반도체기판을 냉각시키고 후속 공정인 노광(Exposure) 및현상(Developing) 공정을 실시하여 하부의 비아홀(37)을 포함한 유기반사방지막 (38a, 38b)을 소정 폭만큼 노출시키는 트렌치패턴(39)을 형성한다.
도 3e에 도시된 바와 같이, 상기 트렌치패턴(39)을 이용하여 하부에 노출된 유기반사방지막(38a, 38b) 및 제 2 SiO2막(35)을 식각하므로써 비아홀(37)을 포함하는 2단 형상의 트렌치(40)를 형성한다. 이 때, 상기 트렌치(40) 형성시, 상기 유기반사방지막(38a, 38b)은 비아홀(37)의 난반사를 방지하고, 상기 유기반사방지막 (38a, 38b)은 실리콘산화막(SiO2)보다 식각속도가 낮기 때문에 비아홀(37)의 바닥에 소정 두께의 유기반사방지막이 잔류하므로 비아홀의 손실을 방지할 수 있다.
도면에 도시되지 않았지만, 후속 공정으로서 상기 트렌치(20)에 도전층을 형성한 후, 에치백이나 화학적기계적연마를 실시하여 상기 트렌치에 매립되는 소정 도전층패턴, 예컨대 비트라인, 금속배선, 워드라인 또는 게이트전극을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 듀얼 다마신 배선의 형성 방법은 다마신공정의 트렌치식각시 낮은 점도의 유기반사방지막을 두 번에 걸쳐 도포하므로써 원하는 두께타겟을 확보할 수 있고, 소자의 집적도가 증가하여 비아홀의 크기가 미세화되어도 트렌치식각시 비아홀에 의한 난반사 및 비아홀을 보호하는 역할을 효율적으로 수행할 수 있는 효과가 있다.
Claims (6)
- 반도체소자의 듀얼 다마신 배선의 형성 방법에 있어서,소정공정이 완료된 반도체기판상에 다층구조의 절연막을 형성하는 단계;상기 절연막상에 감광막을 도포하고 노광 및 현상하여 비아홀패턴을 형성하는 단계;상기 비아홀패턴을 이용하여 하부의 상기 절연막을 식각하여 비아홀을 형성하는 단계;상기 비아홀을 포함한 전면에 두 번에 걸쳐 저점도의 반사방지막을 도포하는 단계;상기 반사방지막상에 트렌치패턴을 형성하는 단계;상기 트렌치패턴을 이용하여 상기 반사방지막 및 절연막을 식각하여 트렌치를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 듀얼 다마신 배선의 형성 방법.
- 제 1 항에 있어서,상기 다층구조의 절연막을 형성하는 단계는,최상층에 SiO2막이 형성되도록 SiN, SiO2를 교대로 반복하여 형성하는 것을 특징으로 하는 듀얼 다마신 배선의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 비아홀을 형성하는 단계는,상기 비아홀패턴을 마스크로 하여 상기 절연막 중 최하층의 SiN막이 잔류하도록 식각하는 단계를 포함하는 것을 특징으로 하는 듀얼 다마신 배선의 형성 방법.
- 제 1 항에 있어서,상기 반사방지막을 형성하는 단계는,450Å/3000rpm의 점도를 갖는 반사방지막을 500Å∼700Å의 두께로 두 번에 걸쳐 형성하는 것을 특징으로 하는 듀얼 다마신 배선의 형성 방법.
- 제 1 항에 있어서,상기 트렌치패턴을 형성하는 단계는,상기 반사방지막상에 감광막을 도포하고 노광 및 현상하여 상기 트렌치패턴을 형성하는 것을 특징으로 하는 듀얼 다마신 배선의 형성 방법.
- 제 1 항에 있어서,상기 반사방지막은 유기반사방지막을 이용하는 것을 특징으로 하는 듀얼 다마신 배선의 형성 방법.
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