JP4532768B2 - デュアルダマシン配線の形成方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体素子のデュアルダマシン配線の形成方法に関し、特に、デュアルダマシン(Dual damascene)工程におけるビアフォト(Trench photo)工程時の反射防止膜(Organic Bottom Anti-Reflective Coating)の形成方法に関する。
【０００２】
【従来の技術】
一般に、ダマシン(Damascene)工程は、絶縁膜をフォトリソグラフィ(photo-lithography)技術を利用して形成される配線形状に沿って溝を形成し、前記溝にタングステン(W)などの導電物質を埋め込んだ後、前記溝以外の不要な配線物質をエッチバック(Etchback)や化学的機械的研磨(Chemical Mechanical Polishing)などの技術を利用して除去することによって、最初に形成した溝形状に配線を形成する技術である。
【０００３】
この技術は、主にDRAMなどのビットライン(bit line)、またはワードライン(Wordline)の形成に利用されるが、上述したダマシン工程を適用してDRAMのビットラインを形成する通常の方法は以下の通りである。すなわち、ビットライン形成のための溝を絶縁膜に形成する。一方、ビットラインを半導体基板に接続させるためのコンタクト孔は、ビットラインの中間の絶縁膜をフォトリソグラフィ技術を利用して形成する。以後、タングステン、アルミニウム、または銅などの導電物質を、前記ビットラインの形成のための溝とコンタクト孔とを完全に埋め込むように蒸着した後、化学的機械的研磨やエッチバック工程を進行して絶縁膜上部に位置した不要な導電物質を除去する。
【０００４】
上記のようなダマシン工程でビットラインを形成する場合、ビットラインと下部の半導体基板との接続を同時に完成し得るだけでなく、ビットラインにより発生する段差(topology)をなくすことができるので、後続の工程が容易となる利点がある。
【０００５】
そして、半導体素子の製造工程において、金属層は、二重または多重構造に形成され、アルミニウムのような金属配線形態に形成されるが、金属は表面反射率が非常に高いために、金属層をパターンニングするためのフォトリソグラフィ時に、光の散乱が発生して金属層にノッチング(Notching)及び薄肉化(Thinning)の問題が生じる。このような問題は、半導体素子が高集積化することに伴って金属配線の幅が狭くなるなるためにさらに深刻となる。したがって、これを防止するために金属層の上面に反射防止膜(Anti Reflective Coating)を形成する。
【０００６】
図６ないし図９は、従来の技術にかかるダマシン工程のうち、最も広く用いられるビアファースト(Via first)方法を示したものである。
【０００７】
まず、図６に示すように、所定の製造工程が完了した半導体基板１１上にエッチング停止膜として第１の窒化ケイ素膜（SiN）１２を形成し、この第１の窒化ケイ素膜１２上にメタルレベルの酸化膜として第１のシリコン酸化膜（SiO2）１３を形成する。次いで、前記第１のシリコン酸化膜１３上にエッチング停止膜として、第２の窒化ケイ素膜１４を形成し、この第２の窒化ケイ素膜１４上にコンタクトレベルの絶縁膜として第２のシリコン酸化膜１５を形成する。次いで、前記第２のシリコン酸化膜１５上に感光膜を塗布し、感光膜パターン１６を形成する。
【０００８】
次に、図７に示すように、前記感光膜パターン１６を利用して、下部の第２のシリコン酸化膜１５、第２の窒化ケイ素膜１４、第１のシリコン酸化膜１３を同時にエッチングして第１のビア孔１７を形成する。
【０００９】
次に、図８に示すように、前記第１のビア孔１７による乱反射でパターン形状が劣化することを防止するために、前記第１のビア孔１７を含む全面に有機物から成る反射防止膜１８を塗布する。この場合、前記反射防止膜１８は、900Å/3000rpmの高い粘度を有し、1000Å〜1400Åの厚さに前記第１のビア孔１７の底まで塗布される。しかし、前記第１のビア孔１７の大きさが小さくなると、反射防止膜１８がよく埋め込まれない。
【００１０】
また、前記反射防止膜１８は、スピンナ(Spinner)を利用して露光装置の１つであるトラック(Track)で塗布されることとなる。
【００１１】
次いで、前記反射防止膜１８上に感光膜を塗布し、露光及び現像によりパターンニングして前記第１のビア孔１７周囲の反射防止膜１８を所定の幅だけ露出させる感光膜パターン１９を形成する。
【００１２】
次に、図９に示すように、前記感光膜パターン１９を利用してその下部に露出された反射防止膜１８及び第２のシリコン酸化膜１５をエッチングすることによって、図７に示す第１のビア孔１７を含む２段形状の最終的な第２のビア孔２０を形成する。この場合、第２のビア孔２０の形成時、前記反射防止膜１８は、ビア孔による乱反射だけでなく、ビア孔の損失を防止する。
【００１３】
なお、図面に示さなかったが、後続の工程として前記第２のビア孔２０に導電層を形成した後、エッチバックや化学的機械的研磨を実施して該第２のビア孔２０に埋め込まれる所定の導電層パターン、例えば、ビットライン、金属配線、または、ワードラインを形成するとともにビアを形成する。
【００１４】
上述したように、上層の配線が形成される最終的な第２のビア孔２０と、この上層の配線を下層の配線または基板１１に接続するビア孔、またはコンタクト孔（以下、これらをまとめて総称的に「ビア孔」という）とを絶縁層に形成した後、金属膜を前記ビア孔に同時に埋め込んで配線とビア孔とを同時に形成する。
【００１５】
【発明が解決しようとする課題】
しかし、上述した従来の技術は、露光工程技術の向上及びチップの大きさの縮小などの理由で、ビア孔の大きさが減少することによって、高い粘度の反射防止膜１８を利用する場合、ビア孔に反射防止膜１８がよく埋め込まれない問題点が発生する。
【００１６】
そこで、本発明は、上記従来のデュアルダマシン配線の形成方法における問題点に鑑みてなされたものであって、ダマシン工程においてビア孔による乱反射を防止し、後続の工程で凹部(recess)形成のためのエッチング工程でビア孔を保護する反射防止膜を塗布する時、該反射防止膜が十分に埋め込まれない現象を防止するのに好適なデュアルダマシン配線の形成方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明によるデュアルダマシン配線の形成方法は、半導体素子のデュアルダマシン配線の形成方法において、半導体基板上に多層構造の絶縁膜を形成するステップと、前記絶縁膜上に感光膜を塗布し露光及び現像して第１の感光膜パターンを形成するステップと、前記第１の感光膜パターンを利用して下部の前記絶縁膜をエッチングして第１のビア孔を形成するステップと、前記第１のビア孔を含む全面に450Å/3000rpmの粘度を有する第１の反射防止膜を塗布して前記第１のビア孔の底面を埋め込むように形成するステップと、前記第１の反射防止膜上に450Å/3000rpmの粘度を有する第２の反射防止膜を塗布してターゲット厚さに形成するステップと、前記第２の反射防止膜上に第２の感光膜パターンを形成するステップと、前記第２の感光膜パターンを利用して前記第１及び第２の反射防止膜と前記絶縁膜をエッチングして第２のビア孔を形成するステップと、を行うものである。
【００１８】
また、前記多層構造の絶縁膜を形成するステップは、最上層にシリコン酸化膜（SiO2）が形成されるように、窒化ケイ素膜（SiN）とシリコン酸化膜（SiO2）を交互に繰り返して形成するものである。
【００１９】
さらに、前記第１の反射防止膜を形成するステップは、500Å〜700Åの厚さに２回に亘って塗布して形成するものである。
【００２０】
さらにまた、前記第２の反射防止膜を形成するステップは、500Å〜700Åの厚さに２回に亘って塗布して形成するものである。
【００２１】
また、前記第１並びに第２の反射防止膜は、有機物から成るものである。
【００２２】
さらに、前記第１の反射防止膜を形成するステップ及び第２の反射防止膜を形成するステップにより第１及び第２の反射防止膜を各々形成した後、前記半導体基板を冷却させるステップをさらに行うものである。
【００２３】
さらにまた、前記第２のビア孔を形成するステップは、該第２のビア孔の損失を防止するために最下層の窒化ケイ素膜（SiN）上に前記第２の反射防止膜を残留させるステップを含むものである。
【００２４】
【発明の実施の形態】
以下、当業者が本発明を実施できるように、本発明の実施形態を添付図面を参照しながら説明する。
【００２５】
図１ないし図５は、本発明によるデュアルダマシン配線の形成方法の工程を示す図面であって、ビアファースト(Via first)方法を示したものである。
【００２６】
まず、図１に示すように、所定の製造工程が完了した半導体基板３１上にエッチング停止膜として第１の窒化ケイ素膜３２を形成し、この第１の窒化ケイ素膜３２上にメタルレベルの酸化膜として第１のシリコン酸化膜３３を形成する。次いで、前記第１のシリコン酸化膜３３上にエッチング停止膜として第２の窒化ケイ素膜３４を形成し、この第２の窒化ケイ素膜３４上にコンタクトレベルの絶縁膜として第２のシリコン酸化膜３５を形成する。
【００２７】
次いで、前記第２のシリコン酸化膜３５上に感光膜を塗布し、第１の感光膜パターン３６を形成する。
【００２８】
次に、図２に示すように、前記第１の感光膜パターン３６を利用して、下部の第２のシリコン酸化膜３５と、第２の窒化ケイ素膜３４と、第１のシリコン酸化膜３３とを同時にエッチングして第１のビア孔３７を形成する。
【００２９】
次に、図３に示すように、前記第１のビア孔３７を含む全面に、後続のビアエッチング時に、下部の第１のビア孔３７による乱反射でパターン形状が劣化することを防止するために、450Å/3000rpmの低粘度を有し有機物から成る第１の反射防止膜３８aを500Å〜700Åの厚さに２回に亘って塗布し、前記第１のビア孔３７の底まで塗布する。次いで、同じく450Å/3000rpmの低粘度を有し有機物から成る第２の反射防止膜３８bを500Å〜700Åの厚さに２回に亘って塗布して、所望のターゲット厚さの有機反射防止膜を形成する。
【００３０】
前記した第１及び第２の反射防止膜３８a、３８bを塗布する方法は、半導体基板３１を冷却させた後、有機反射防止膜をスピン塗布及びベーキングし、また半導体基板３１を冷却させる。次いで、有機反射防止膜をスピン塗布及びベーキングした後、前記半導体基板３１を冷却させる。
【００３１】
上述したように、低粘度の有機物から成る第１及び第２の反射防止膜３８a、３８bをスピン塗布法によりそれぞれ２回に亘って塗布することによって、所望の厚さのターゲットにビア孔に十分に埋め込まれる有機反射防止膜を形成する。一方、有機反射防止膜の粘度が高い場合には、２回に亘って塗布する工程が不可能である。
【００３２】
次に、図４に示すように、前記第１及び第２の反射防止膜３８a、３８b上に感光膜をスピン塗布及びベーキングした後、半導体基板３１を冷却させ、後続の工程である露光及び現像工程を実施して、下部の前記第１のビア孔３７を含む第１及び第２の反射防止膜３８a、３８bを所定の幅だけ露出させる第２の感光膜パターン３９を形成する。
【００３３】
次に、図５に示すように、前記第２の感光膜パターン３９を利用して下部に露出された第１及び第２の反射防止膜３８a、３８b及び第２のシリコン酸化膜３５をエッチングすることによって、前記第１のビア孔３７を含む２段形状の第２のビア孔４０を形成する。この場合、前記第２のビア孔４０形成時、前記第１及び第２の反射防止膜３８a、３８bは、前記第１のビア孔３７の乱反射を防止し、前記低粘度の第１及び第２の反射防止膜３８a、３８bは、シリコン酸化膜（SiO2）よりエッチング速度が遅いために、第１のビア孔３７の底に所定の厚さの有機物から成る第１及び第２の反射防止膜３８a、３８bが残留するので、第２のビア孔４０の損失を防止することとなる。
【００３４】
なお、図面に示さなかったが、後続の工程として、前記第２のビア孔４０に導電層を形成した後、エッチバックや化学的機械的研磨を実施して、該第２のビア孔４０に埋め込まれる所定の導電層パターン、例えば、ビットライン、金属配線、ワードライン、またはゲート電極を形成する。
【００３５】
なお、上述の実施例は、本発明の技術思想の説明のためのものであって、その制限のためのものではない。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の変形例が実施可能である。
【００３６】
【発明の効果】
上述したように、本発明によるデュアルダマシン配線の形成方法は、ダマシン工程のビアエッチング時、450Å/3000rpmの粘度を有する反射防止膜を２回に亘って塗布することによって、反射防止膜をビア孔の底面まで十分に埋め込んだ状態でターゲット厚さを確保することができ、半導体素子の集積度が高くなってビア孔の大きさが微細化してもビア孔での乱反射及びビア孔を保護する役割を効率的に行うことができる効果がある。
【図面の簡単な説明】
【図１】 本発明によるデュアルダマシン配線の形成方法の工程を示す図面であり、半導体基板上に多層構造の絶縁膜を形成し、第１の感光膜パターンを形成する工程を示す図である。
【図２】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、第１の感光膜パターンを利用して前記絶縁膜をエッチングして第１のビア孔を形成する工程を示す図である。
【図３】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、第１及び第２の反射防止膜を形成する工程を示す図である。
【図４】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、上記第２の反射防止膜上に第２の感光膜パターンを形成する工程を示す図である。
【図５】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、上記第２の感光膜パターンを利用して第２のビア孔を形成する工程を示す図である。
【図６】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【図７】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【図８】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【図９】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【符号の説明】
３１ 半導体基板
３２ 第１の窒化ケイ素膜
３３ 第１のシリコン酸化膜
３４ 第２の窒化ケイ素膜
３５ 第２のシリコン酸化膜
３６ 第１の感光膜パターン
３７ 第１のビア孔
３８a 第１の反射防止膜
３８b 第２の反射防止膜
３９ 第２の感光膜パターン
４０ 第２のビア
【発明が属する技術分野】
本発明は、半導体素子のデュアルダマシン配線の形成方法に関し、特に、デュアルダマシン(Dual damascene)工程におけるビアフォト(Trench photo)工程時の反射防止膜(Organic Bottom Anti-Reflective Coating)の形成方法に関する。
【０００２】
【従来の技術】
一般に、ダマシン(Damascene)工程は、絶縁膜をフォトリソグラフィ(photo-lithography)技術を利用して形成される配線形状に沿って溝を形成し、前記溝にタングステン(W)などの導電物質を埋め込んだ後、前記溝以外の不要な配線物質をエッチバック(Etchback)や化学的機械的研磨(Chemical Mechanical Polishing)などの技術を利用して除去することによって、最初に形成した溝形状に配線を形成する技術である。
【０００３】
この技術は、主にDRAMなどのビットライン(bit line)、またはワードライン(Wordline)の形成に利用されるが、上述したダマシン工程を適用してDRAMのビットラインを形成する通常の方法は以下の通りである。すなわち、ビットライン形成のための溝を絶縁膜に形成する。一方、ビットラインを半導体基板に接続させるためのコンタクト孔は、ビットラインの中間の絶縁膜をフォトリソグラフィ技術を利用して形成する。以後、タングステン、アルミニウム、または銅などの導電物質を、前記ビットラインの形成のための溝とコンタクト孔とを完全に埋め込むように蒸着した後、化学的機械的研磨やエッチバック工程を進行して絶縁膜上部に位置した不要な導電物質を除去する。
【０００４】
上記のようなダマシン工程でビットラインを形成する場合、ビットラインと下部の半導体基板との接続を同時に完成し得るだけでなく、ビットラインにより発生する段差(topology)をなくすことができるので、後続の工程が容易となる利点がある。
【０００５】
そして、半導体素子の製造工程において、金属層は、二重または多重構造に形成され、アルミニウムのような金属配線形態に形成されるが、金属は表面反射率が非常に高いために、金属層をパターンニングするためのフォトリソグラフィ時に、光の散乱が発生して金属層にノッチング(Notching)及び薄肉化(Thinning)の問題が生じる。このような問題は、半導体素子が高集積化することに伴って金属配線の幅が狭くなるなるためにさらに深刻となる。したがって、これを防止するために金属層の上面に反射防止膜(Anti Reflective Coating)を形成する。
【０００６】
図６ないし図９は、従来の技術にかかるダマシン工程のうち、最も広く用いられるビアファースト(Via first)方法を示したものである。
【０００７】
まず、図６に示すように、所定の製造工程が完了した半導体基板１１上にエッチング停止膜として第１の窒化ケイ素膜（SiN）１２を形成し、この第１の窒化ケイ素膜１２上にメタルレベルの酸化膜として第１のシリコン酸化膜（SiO2）１３を形成する。次いで、前記第１のシリコン酸化膜１３上にエッチング停止膜として、第２の窒化ケイ素膜１４を形成し、この第２の窒化ケイ素膜１４上にコンタクトレベルの絶縁膜として第２のシリコン酸化膜１５を形成する。次いで、前記第２のシリコン酸化膜１５上に感光膜を塗布し、感光膜パターン１６を形成する。
【０００８】
次に、図７に示すように、前記感光膜パターン１６を利用して、下部の第２のシリコン酸化膜１５、第２の窒化ケイ素膜１４、第１のシリコン酸化膜１３を同時にエッチングして第１のビア孔１７を形成する。
【０００９】
次に、図８に示すように、前記第１のビア孔１７による乱反射でパターン形状が劣化することを防止するために、前記第１のビア孔１７を含む全面に有機物から成る反射防止膜１８を塗布する。この場合、前記反射防止膜１８は、900Å/3000rpmの高い粘度を有し、1000Å〜1400Åの厚さに前記第１のビア孔１７の底まで塗布される。しかし、前記第１のビア孔１７の大きさが小さくなると、反射防止膜１８がよく埋め込まれない。
【００１０】
また、前記反射防止膜１８は、スピンナ(Spinner)を利用して露光装置の１つであるトラック(Track)で塗布されることとなる。
【００１１】
次いで、前記反射防止膜１８上に感光膜を塗布し、露光及び現像によりパターンニングして前記第１のビア孔１７周囲の反射防止膜１８を所定の幅だけ露出させる感光膜パターン１９を形成する。
【００１２】
次に、図９に示すように、前記感光膜パターン１９を利用してその下部に露出された反射防止膜１８及び第２のシリコン酸化膜１５をエッチングすることによって、図７に示す第１のビア孔１７を含む２段形状の最終的な第２のビア孔２０を形成する。この場合、第２のビア孔２０の形成時、前記反射防止膜１８は、ビア孔による乱反射だけでなく、ビア孔の損失を防止する。
【００１３】
なお、図面に示さなかったが、後続の工程として前記第２のビア孔２０に導電層を形成した後、エッチバックや化学的機械的研磨を実施して該第２のビア孔２０に埋め込まれる所定の導電層パターン、例えば、ビットライン、金属配線、または、ワードラインを形成するとともにビアを形成する。
【００１４】
上述したように、上層の配線が形成される最終的な第２のビア孔２０と、この上層の配線を下層の配線または基板１１に接続するビア孔、またはコンタクト孔（以下、これらをまとめて総称的に「ビア孔」という）とを絶縁層に形成した後、金属膜を前記ビア孔に同時に埋め込んで配線とビア孔とを同時に形成する。
【００１５】
【発明が解決しようとする課題】
しかし、上述した従来の技術は、露光工程技術の向上及びチップの大きさの縮小などの理由で、ビア孔の大きさが減少することによって、高い粘度の反射防止膜１８を利用する場合、ビア孔に反射防止膜１８がよく埋め込まれない問題点が発生する。
【００１６】
そこで、本発明は、上記従来のデュアルダマシン配線の形成方法における問題点に鑑みてなされたものであって、ダマシン工程においてビア孔による乱反射を防止し、後続の工程で凹部(recess)形成のためのエッチング工程でビア孔を保護する反射防止膜を塗布する時、該反射防止膜が十分に埋め込まれない現象を防止するのに好適なデュアルダマシン配線の形成方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明によるデュアルダマシン配線の形成方法は、半導体素子のデュアルダマシン配線の形成方法において、半導体基板上に多層構造の絶縁膜を形成するステップと、前記絶縁膜上に感光膜を塗布し露光及び現像して第１の感光膜パターンを形成するステップと、前記第１の感光膜パターンを利用して下部の前記絶縁膜をエッチングして第１のビア孔を形成するステップと、前記第１のビア孔を含む全面に450Å/3000rpmの粘度を有する第１の反射防止膜を塗布して前記第１のビア孔の底面を埋め込むように形成するステップと、前記第１の反射防止膜上に450Å/3000rpmの粘度を有する第２の反射防止膜を塗布してターゲット厚さに形成するステップと、前記第２の反射防止膜上に第２の感光膜パターンを形成するステップと、前記第２の感光膜パターンを利用して前記第１及び第２の反射防止膜と前記絶縁膜をエッチングして第２のビア孔を形成するステップと、を行うものである。
【００１８】
また、前記多層構造の絶縁膜を形成するステップは、最上層にシリコン酸化膜（SiO2）が形成されるように、窒化ケイ素膜（SiN）とシリコン酸化膜（SiO2）を交互に繰り返して形成するものである。
【００１９】
さらに、前記第１の反射防止膜を形成するステップは、500Å〜700Åの厚さに２回に亘って塗布して形成するものである。
【００２０】
さらにまた、前記第２の反射防止膜を形成するステップは、500Å〜700Åの厚さに２回に亘って塗布して形成するものである。
【００２１】
また、前記第１並びに第２の反射防止膜は、有機物から成るものである。
【００２２】
さらに、前記第１の反射防止膜を形成するステップ及び第２の反射防止膜を形成するステップにより第１及び第２の反射防止膜を各々形成した後、前記半導体基板を冷却させるステップをさらに行うものである。
【００２３】
さらにまた、前記第２のビア孔を形成するステップは、該第２のビア孔の損失を防止するために最下層の窒化ケイ素膜（SiN）上に前記第２の反射防止膜を残留させるステップを含むものである。
【００２４】
【発明の実施の形態】
以下、当業者が本発明を実施できるように、本発明の実施形態を添付図面を参照しながら説明する。
【００２５】
図１ないし図５は、本発明によるデュアルダマシン配線の形成方法の工程を示す図面であって、ビアファースト(Via first)方法を示したものである。
【００２６】
まず、図１に示すように、所定の製造工程が完了した半導体基板３１上にエッチング停止膜として第１の窒化ケイ素膜３２を形成し、この第１の窒化ケイ素膜３２上にメタルレベルの酸化膜として第１のシリコン酸化膜３３を形成する。次いで、前記第１のシリコン酸化膜３３上にエッチング停止膜として第２の窒化ケイ素膜３４を形成し、この第２の窒化ケイ素膜３４上にコンタクトレベルの絶縁膜として第２のシリコン酸化膜３５を形成する。
【００２７】
次いで、前記第２のシリコン酸化膜３５上に感光膜を塗布し、第１の感光膜パターン３６を形成する。
【００２８】
次に、図２に示すように、前記第１の感光膜パターン３６を利用して、下部の第２のシリコン酸化膜３５と、第２の窒化ケイ素膜３４と、第１のシリコン酸化膜３３とを同時にエッチングして第１のビア孔３７を形成する。
【００２９】
次に、図３に示すように、前記第１のビア孔３７を含む全面に、後続のビアエッチング時に、下部の第１のビア孔３７による乱反射でパターン形状が劣化することを防止するために、450Å/3000rpmの低粘度を有し有機物から成る第１の反射防止膜３８aを500Å〜700Åの厚さに２回に亘って塗布し、前記第１のビア孔３７の底まで塗布する。次いで、同じく450Å/3000rpmの低粘度を有し有機物から成る第２の反射防止膜３８bを500Å〜700Åの厚さに２回に亘って塗布して、所望のターゲット厚さの有機反射防止膜を形成する。
【００３０】
前記した第１及び第２の反射防止膜３８a、３８bを塗布する方法は、半導体基板３１を冷却させた後、有機反射防止膜をスピン塗布及びベーキングし、また半導体基板３１を冷却させる。次いで、有機反射防止膜をスピン塗布及びベーキングした後、前記半導体基板３１を冷却させる。
【００３１】
上述したように、低粘度の有機物から成る第１及び第２の反射防止膜３８a、３８bをスピン塗布法によりそれぞれ２回に亘って塗布することによって、所望の厚さのターゲットにビア孔に十分に埋め込まれる有機反射防止膜を形成する。一方、有機反射防止膜の粘度が高い場合には、２回に亘って塗布する工程が不可能である。
【００３２】
次に、図４に示すように、前記第１及び第２の反射防止膜３８a、３８b上に感光膜をスピン塗布及びベーキングした後、半導体基板３１を冷却させ、後続の工程である露光及び現像工程を実施して、下部の前記第１のビア孔３７を含む第１及び第２の反射防止膜３８a、３８bを所定の幅だけ露出させる第２の感光膜パターン３９を形成する。
【００３３】
次に、図５に示すように、前記第２の感光膜パターン３９を利用して下部に露出された第１及び第２の反射防止膜３８a、３８b及び第２のシリコン酸化膜３５をエッチングすることによって、前記第１のビア孔３７を含む２段形状の第２のビア孔４０を形成する。この場合、前記第２のビア孔４０形成時、前記第１及び第２の反射防止膜３８a、３８bは、前記第１のビア孔３７の乱反射を防止し、前記低粘度の第１及び第２の反射防止膜３８a、３８bは、シリコン酸化膜（SiO2）よりエッチング速度が遅いために、第１のビア孔３７の底に所定の厚さの有機物から成る第１及び第２の反射防止膜３８a、３８bが残留するので、第２のビア孔４０の損失を防止することとなる。
【００３４】
なお、図面に示さなかったが、後続の工程として、前記第２のビア孔４０に導電層を形成した後、エッチバックや化学的機械的研磨を実施して、該第２のビア孔４０に埋め込まれる所定の導電層パターン、例えば、ビットライン、金属配線、ワードライン、またはゲート電極を形成する。
【００３５】
なお、上述の実施例は、本発明の技術思想の説明のためのものであって、その制限のためのものではない。また、本発明の技術分野の通常の専門家であるならば、本発明の技術思想の範囲内で種々の変形例が実施可能である。
【００３６】
【発明の効果】
上述したように、本発明によるデュアルダマシン配線の形成方法は、ダマシン工程のビアエッチング時、450Å/3000rpmの粘度を有する反射防止膜を２回に亘って塗布することによって、反射防止膜をビア孔の底面まで十分に埋め込んだ状態でターゲット厚さを確保することができ、半導体素子の集積度が高くなってビア孔の大きさが微細化してもビア孔での乱反射及びビア孔を保護する役割を効率的に行うことができる効果がある。
【図面の簡単な説明】
【図１】 本発明によるデュアルダマシン配線の形成方法の工程を示す図面であり、半導体基板上に多層構造の絶縁膜を形成し、第１の感光膜パターンを形成する工程を示す図である。
【図２】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、第１の感光膜パターンを利用して前記絶縁膜をエッチングして第１のビア孔を形成する工程を示す図である。
【図３】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、第１及び第２の反射防止膜を形成する工程を示す図である。
【図４】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、上記第２の反射防止膜上に第２の感光膜パターンを形成する工程を示す図である。
【図５】 同じくデュアルダマシン配線の形成方法の工程を示す図面であり、上記第２の感光膜パターンを利用して第２のビア孔を形成する工程を示す図である。
【図６】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【図７】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【図８】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【図９】 従来のデュアルダマシン配線の形成方法の工程を示す図面である。
【符号の説明】
３１ 半導体基板
３２ 第１の窒化ケイ素膜
３３ 第１のシリコン酸化膜
３４ 第２の窒化ケイ素膜
３５ 第２のシリコン酸化膜
３６ 第１の感光膜パターン
３７ 第１のビア孔
３８a 第１の反射防止膜
３８b 第２の反射防止膜
３９ 第２の感光膜パターン
４０ 第２のビア
Claims (7)
- 半導体素子のデュアルダマシン配線の形成方法において、
半導体基板上に多層構造の絶縁膜を形成するステップと、
前記絶縁膜上に感光膜を塗布し露光及び現像して第１の感光膜パターンを形成するステップと、
前記第１の感光膜パターンを利用して下部の前記絶縁膜をエッチングして第１のビア孔を形成するステップと、
前記第１のビア孔を含む全面に450Å/3000rpmの粘度を有する第１の反射防止膜を塗布して前記第１のビア孔の底面を埋め込むように形成するステップと、
前記第１の反射防止膜上に450Å/3000rpmの粘度を有する第２の反射防止膜を塗布してターゲット厚さに形成するステップと、
前記第２の反射防止膜上に第２の感光膜パターンを形成するステップと、
前記第２の感光膜パターンを利用して前記第１及び第２の反射防止膜と前記絶縁膜をエッチングして第２のビア孔を形成するステップと、
を行うことを特徴とするデュアルダマシン配線の形成方法。 - 前記多層構造の絶縁膜を形成するステップは、最上層にシリコン酸化膜（SiO2）が形成されるように、窒化ケイ素膜（SiN）とシリコン酸化膜（SiO2）を交互に繰り返して形成することを特徴とする請求項１に記載のデュアルダマシン配線の形成方法。
- 前記第１の反射防止膜を形成するステップは、500Å〜700Åの厚さに２回に亘って塗布して形成することを特徴とする請求項１に記載のデュアルダマシン配線の形成方法。
- 前記第２の反射防止膜を形成するステップは、500Å〜700Åの厚さに２回に亘って塗布して形成することを特徴とする請求項１に記載のデュアルダマシン配線の形成方法。
- 前記第１並びに第２の反射防止膜は、有機物から成ることを特徴とする請求項１に記載のデュアルダマシン配線の形成方法。
- 前記第１の反射防止膜を形成するステップ及び第２の反射防止膜を形成するステップにより第１及び第２の反射防止膜を各々形成した後、前記半導体基板を冷却させるステップをさらに行うことを特徴とする請求項１に記載のデュアルダマシン配線の形成方法。
- 前記第２のビア孔を形成するステップは、該第２のビア孔の損失を防止するために最下層の窒化ケイ素膜（SiN）上に前記第２の反射防止膜を残留させるステップを含むことを特徴とする請求項１又は２に記載のデュアルダマシン配線の形成方法。
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| US8105947B2 (en) * | 2008-11-07 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post etch dielectric film re-capping layer |
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| CN114203557A (zh) * | 2021-11-23 | 2022-03-18 | 江苏东海半导体科技有限公司 | 半导体器件制作方法、装置和存储介质 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365630A (ja) * | 1986-09-05 | 1988-03-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2000150644A (ja) * | 1998-11-10 | 2000-05-30 | Mitsubishi Electric Corp | 半導体デバイスの製造方法 |
| JP2000228374A (ja) * | 1998-12-02 | 2000-08-15 | Ulvac Japan Ltd | 金属薄膜の形成方法、および金属微粒子分散液の作製方法 |
| JP2001257261A (ja) * | 2000-03-09 | 2001-09-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2001332621A (ja) * | 2000-03-13 | 2001-11-30 | Toshiba Corp | 半導体装置及びその製造方法 |
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| JP2000208620A (ja) * | 1999-01-11 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365630A (ja) * | 1986-09-05 | 1988-03-24 | Hitachi Ltd | 半導体装置の製造方法 |
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| JP2000228374A (ja) * | 1998-12-02 | 2000-08-15 | Ulvac Japan Ltd | 金属薄膜の形成方法、および金属微粒子分散液の作製方法 |
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