JP3498022B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3498022B2
JP3498022B2 JP29365499A JP29365499A JP3498022B2 JP 3498022 B2 JP3498022 B2 JP 3498022B2 JP 29365499 A JP29365499 A JP 29365499A JP 29365499 A JP29365499 A JP 29365499A JP 3498022 B2 JP3498022 B2 JP 3498022B2
Authority
JP
Japan
Prior art keywords
film
gate electrode
silicon nitride
forming
nitride film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP29365499A
Other languages
English (en)
Other versions
JP2001119018A (ja
Inventor
治夫 岩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP29365499A priority Critical patent/JP3498022B2/ja
Priority to US09/689,881 priority patent/US6525353B1/en
Publication of JP2001119018A publication Critical patent/JP2001119018A/ja
Priority to US10/132,213 priority patent/US6524945B2/en
Application granted granted Critical
Publication of JP3498022B2 publication Critical patent/JP3498022B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/952—Utilizing antireflective layer

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳細には、ゲート電極幅にばら
つきのない、従ってトランジスタ特性にばらつきのない
ＭＯＳＦＥＴを有する半導体装置、或いは配線幅にばら
つきのない半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、例えば、
ＭＯＳＦＥＴでは、ばらつきのない正確な電極幅のゲー
ト電極を形成することが、益々、必要になっている。同
様に、半導体装置の配線は、益々、微細化し、かつ狭ピ
ッチ化している。従って、ゲート電極層或いは配線層を
パターニングするフォトリソグラフィ／エッチング工程
では、ゲート電極パターン或いは配線パターンをフォト
レジスト膜に正確に転写する露光処理が必要である。そ
こで、露光処理に際し、露光面での反射光によるゲート
電極パターン或いは配線パターンの転写誤差を防止する
ために、通常、露光光の反射を防止する反射防止膜を露
光面に形成している。
【０００３】反射防止膜を成膜して、信頼性の高い露光
処理を図った例として、ＤＲＡＭメモリセルのゲート電
極形成を挙げることができる。例えば、ＤＲＡＭメモリ
セルの製造では、ＭＯＳＦＥＴの拡散領域とキャパシタ
と接続するコンタクトプラグを形成する際、ゲート電極
間に自己整合的に絶縁膜をエッチングしてコンタクトホ
ールを開口することが広く行われている。そして、ゲー
ト電極上にシリコン窒化膜を成膜し、そのシリコン窒化
膜をコンタクトホールを開口する際のエッチング・スト
ッパとして使用することが多い。そこで、ゲート電極層
とシリコン窒化膜との２層膜をエッチングしてゲート電
極を形成する際、正確なゲート電極パターンを有するエ
ッチングマスクを形成するために、反射防止膜が使用さ
れている。
【０００４】ここで、図６を参照して、ゲート電極層と
シリコン窒化膜との２層膜をエッチングしてゲート電極
をパターニングする際に、反射防止膜を成膜して、信頼
性の高い露光処理を図ったＤＲＡＭメモリセルの構成を
説明する。図６はＤＲＡＭメモリセルの構成を示す断面
図である。ＤＲＡＭメモリセル１０は、図６に示すよう
に、シリコン基板１２上に形成された素子分離膜１４に
よって区画された素子形成領域にＭＯＳＦＥＴ１６を備
え、ＭＯＳＦＥＴ１６上にキャパシタ１８を備えてい
る。ＭＯＳＦＥＴ１６は、ゲート電極層２０及び第１の
シリコン窒化膜２２のゲート電極２４を備えている。ゲ
ート電極２４の周囲には、第２のシリコン窒化膜２６か
らなるサイドウォールが形成されている。
【０００５】ゲート電極２４のサイドウォール間には、
コンタクトプラグ２８が設けてあって、拡散領域（図示
せず）と接続している。ゲート電極層２０は、図示しな
い配線層（ワード線）に接続されている。第１のシリコ
ン窒化膜２２は、コンタクトプラグ２８を形成するため
にコンタクトホールを開口する際のストッパとして機能
している。素子分離膜１４上に形成されているゲート電
極２４は、ＤＲＡＭメモリセル１０の作製上の便宜から
設けられたものである。
【０００６】キャパシタ１８は、層間絶縁膜３０を介し
てＭＯＳＦＥＴ１６上に形成されていて、層間絶縁膜３
０を貫通してコンタクトプラグ２８に接続する容量コン
タクト３２と、容量コンタクト３２に接続した下部電極
３４と、容量絶縁膜３６を介して下部電極３４に対面す
る対向電極３８とを備えている。
【０００７】次に、図７及び図８を参照して、上述のＤ
ＲＡＭメモリセル１０の作製方法を説明する。図７
（ａ）から（ｃ）、及び図８（ｄ）から（ｆ）は、それ
ぞれ、ＤＲＡＭメモリセル１０を作製する際の工程毎の
断面図である。先ず、図７（ａ）に示すように、シリコ
ン基板１２上に素子分離膜１４を形成して素子形成領域
を区画し、次いで基板全面にゲート電極層２０、第１の
シリコン窒化膜２２、反射防止膜４０としてシリコン酸
化窒化膜４０ａ及びシリコン酸化膜４０ｂを、それぞ
れ、成膜し、更にシリコン酸化膜４０上にエッチングマ
スク形成用のフォトレジスト膜４２を成膜する。
【０００８】次いで、ゲート電極パターンをフォトレジ
スト膜４２上に転写し、図７（ｂ）に示すように、パタ
ーニングして、エッチングマスク４４を形成する。続い
て、エッチングマスク４４を使って、図７（ｃ）に示す
ように、シリコン酸化膜４０ｂ、シリコン酸化窒化膜４
０ａ、シリコン窒化膜２４、及びゲート電極層２０をエ
ッチングして、ゲート電極構造４６を形成する。
【０００９】次に、ゲート電極構造４６上を含む基板全
面に第２のシリコン窒化膜２６を成膜し、次いで、図８
（ｄ）に示すように、第２のシリコン窒化膜２６を選択
的にエッチングしてゲート電極構造４６の周りにサイド
ウォールを形成すると共に、ゲート電極構造４６のシリ
コン酸化膜４０ｂ及びシリコン酸化窒化膜４０ａをエッ
チングして第１のシリコン窒化膜２２を露出させる。そ
して、シリコン酸化膜からなる層間絶縁膜４８を成膜
し、ＣＭＰ法によって層間絶縁膜４８の表面を平坦化す
る。続いて、第１のシリコン窒化膜２４と層間絶縁膜４
８との間のエッチング選択比が高いエッチング法によっ
て、層間絶縁膜４８をエッチングして、図８（ｅ）に示
すように、セルフアライメント・コンタクト・エッチン
グによるコンタクトホール４９を形成する。このエッチ
ングの際、第１のシリコン窒化膜２４はエッチングスト
ッパとして機能する。次いで、基板全面に導電性材料を
成膜して、コンタクトホール４９を導電性材料で埋め込
み、続いてエッチングして、図８（ｆ）に示すように、
コンタクトプラグ２８を形成する。
【００１０】次いで、層間絶縁膜３０を成膜し、更に既
知の方法で、容量コンタクト３２、及びキャパシタ１８
を形成することにより、図６に示すＤＲＡＭメモリセル
１０を作製することができる。尚、上述した図９（ａ）
に示す反射防止膜構造に代えて、図９（ｂ）に示すよう
に、シリコン酸化窒化膜４０ａ及びシリコン酸化膜４０
ｂを第１のシリコン窒化膜２２とゲート電極層２０との
間に成膜する反射防止膜構造もある。
【００１１】
【発明が解決しようとする課題】しかし、従来の反射防
止膜の構造では、反射防止膜の膜厚は、エッチング対象
のゲート電極材料、シリコン窒化膜の膜厚、及びフォト
レジスト膜の種類等に応じて決められる因子であって、
最適な膜厚を設定することが難しく、反射防止膜の機能
を充分に発揮させてはいない。そのために、フォトレジ
スト膜を露光してエッチングマスクを形成する際、露光
光の反射光の影響により、パターンを正確にフォトレジ
スト膜に転写できないという問題があった。そして、そ
の結果、上述したＤＲＡＭメモリセルのゲート電極の電
極幅や、配線幅が変動するという問題があった。
【００１２】例えば、ストッパとして形成されたシリコ
ン窒化膜２２の上に反射防止膜４０を成膜した例（図９
（ａ）参照）では、シリコン窒化膜２２の膜厚が２００
０Åのときに、フォトレジスト膜のエッチングマスクの
パターン幅、従って配線幅の変動を最小限にしようとす
ると、シリコン酸化窒化膜４０ａの厚さとして５００Å
が必要である。そして、シリコン窒化膜の膜厚が２００
０Åのときには、エッチングマスクのパターン幅の変動
は８ｎｍになるが、シリコン窒化膜の膜厚が１８００Å
又は２２００Åになると、パターン幅の変動はそれぞれ
４０ｎｍと大きくなる。即ち、エッチングマスクのパタ
ーン幅は、図１０（ａ）に示すように、フォトレジスト
膜の下地膜の起伏により影響され、段差部の低所では、
パターン幅が広くなり、段差部の高所ではパターン幅が
狭くなっている。
【００１３】また、ストッパとして形成されたシリコン
窒化膜２２の下に反射防止膜４０を成膜した例（図９
（ｂ）参照）では、シリコン窒化膜２２の膜厚が２００
０Åのときに、フォトレジスト膜のエッチングマスクの
パターン幅、従って配線幅の変動を最小限にしようとす
ると、シリコン酸化窒化膜４０ａの厚さとして５００Å
が必要である。そして、シリコン窒化膜の膜厚が２００
０Åのときにはエッチングマスクのパターン幅の変動は
８ｎｍになるが、シリコン窒化膜の膜厚が１８００Å又
は２２００Åになると、パターン幅の変動は、それぞ
れ、５０ｎｍ又は５４ｎｍと大きくなる。即ち、エッチ
ングマスクのパターン幅は、図１０（ｂ）に示すよう
に、フォトレジスト膜の下地膜の起伏により影響され、
段差部の低所では、パターン幅が広くなり、段差部の高
所ではパターン幅が狭くなっている。
【００１４】上述の例では、ゲート電極層と、ゲート電
極層上に設けられたシリコン窒化膜との２層構造のエッ
チングを例にしているが、この例に限らず、少なくと
も、配線層等の導電材料層と、導電材料層上に成膜され
た絶縁層との積層膜をエッチングする際には、同様に絶
縁膜の膜厚によってエッチングされたパターン幅が変動
するという問題がある。
【００１５】そこで、本発明の目的は、少なくとも、導
電材料層と、導電材料層上に成膜された絶縁膜とを有す
る積層構造をフォトリソグラフィ処理及びエッチング加
工によりパターニングする際、パターニングされたパタ
ーン幅が変動しないようにした反射防止膜構造を備えた
半導体装置及び半導体装置の製造方法を提供することで
ある。
【００１６】
【課題を解決するための手段】本発明者は、従来の反射
防止膜構造での反射光の影響を調べ、次のことがパター
ン幅の変動に寄与していると判断した。即ち、図１１
（ａ）に示すように、反射防止膜での反射光とゲート
電極層での反射光とが打ち消し合うような膜厚にシリ
コン窒化膜及び反射防止膜の膜厚を調整することが必要
であって、シリコン窒化膜の膜厚が変動すると、反射防
止膜の効果は著しく低減する。これは、反射防止膜がシ
リコン窒化膜の下にある場合でも同じである。
【００１７】そこで、本発明者は、シリコン窒化膜の膜
厚が変動しても、反射防止膜の効果が保持される構成を
研究し、図１１（ｂ）に示すように、シリコン窒化膜の
上下に反射防止膜を成膜する構成を考えた。
【００１８】上記目的を達成するために、上述の知見に
基づいて、本発明に係る半導体装置は、少なくとも、導
電材料膜と、導電材料膜上に成膜された絶縁膜とを有す
る積層膜をエッチングして形成した導電性積層部を備え
る半導体装置において、導電材料膜と絶縁膜との間、及
び絶縁膜上に、それぞれ、下部反射防止膜及び上部反射
防止膜を有することを特徴としている。
【００１９】導電材料膜と、導電材料膜上に成膜された
絶縁膜との積層膜をエッチングして形成した導電性積層
部を備える限り、導電材料膜及び絶縁膜の種類に関係な
く、本発明を適用することができる。導電材料膜とは、
例えばポリシリコン、ＷＳｉ等のゲート電極層、Ａｌ等
の配線層である。絶縁膜は、ＳｉＯ2 膜、ＳｉＮ膜等を
言い、導電材料膜上に形成された目的のいかんを問わな
い。また、導電性積層部とは、積層膜をエッチングして
形成した部位であって、例えばゲート電極とか、配線を
言う。
【００２０】好適には、上部反射防止膜及び下部反射防
止膜の少なくとも一方は、シリコン酸化窒化膜と、シリ
コン酸化窒化膜上に成膜されたシリコン酸化膜との２層
構造である。
【００２１】ここで、図１２を参照して、下部反射防止
膜及び上部反射防止膜の膜厚の算出について説明する。
図１２は下部反射防止膜及び上部反射防止膜の膜厚を算
出する手順を示すフローチャートである。先ず、ステッ
プ１では、自己整合コンタクトホール形成プロセスを適
用することにより、それに依存して必要になる絶縁膜
（例えば、シリコン窒化膜、以下、絶縁膜としてシリコ
ン窒化膜を表記する）の膜厚を設定し、ステップ２に移
行する。
【００２２】ステップ２では、設定されたパターン寸法
及びステップ１で設定されたシリコン窒化膜の膜厚に対
して上部反射防止膜及び下部反射防止膜の仮の膜厚を仮
に決定して、シミュレーションを行い、レジスト膜厚変
動時のパターンの寸法変動量ΔＣＤを算出し、次いでス
テップ３に移行する。
【００２３】ステップ３では、シリコン窒化膜の膜厚を
固定し、第１又は第２のステップで仮に決定した上部反
射防止膜及び下部反射防止膜の仮の膜厚並びに算出した
パターンの寸法変動量ΔＣＤを初期値にして、ΔＣＤが
最小になるような上部反射防止膜及び下部反射防止膜の
膜厚をそれぞれ算出して、ステップ４に移行する。例え
ば、図１３（ａ）に示した例では、寸法パターンが０．
２５μｍ、シリコン窒化膜の膜厚が２０００Åであっ
て、上部反射防止膜（上層ＳｉＯＮ膜）が４５０Å、下
部反射防止膜（下層Ｓｉ０Ｎ膜）が０〜１００Åのと
き、寸法変動量が小さいことを示している。
【００２４】ステップ４では、シリコン窒化膜の膜厚を
２０００Åから１０％変動させたときのΔＣＤを求め、
ステップ５に移行する。例えば、図１３（ｂ）に示すよ
うに、上層ＳｉＯＮ膜が４５０Å、下層ＳｉＯＮ膜が５
０Åで、寸法変動量が４ｎｍ〜２３ｎｍで、ΔＣＤが１
０％以内になっている。ステップ５では、ΔＣＤがパタ
ーン寸法の１０％以下であるかどうか判定する。１０％
以下であれば、ステップ４で算出した上部反射防止膜及
び下部反射防止膜の膜厚を最終的な上部反射防止膜及び
下部反射防止膜の膜厚とする。１０％以上であれば、ス
テップ３に戻って再び別の上部反射防止膜及び下部反射
防止膜の膜厚をそれぞれ設定し、ΔＣＤを算出する。な
お、ΔＣＤの許容範囲は、１０％以下としたが、必要に
応じて変えても良い。また、シリコン窒化膜の膜厚の変
動を１０％としたが、必要に応じて変えても良い。
【００２５】本発明の好適な適用例では、半導体装置
は、導電材料膜及び絶縁膜がそれぞれゲート電極層及び
シリコン窒化膜であり、２層構造がゲート電極の少なく
とも一部を構成し、かつ、ゲート電極間に自己整合的に
開口されたコンタクトホールを埋め込んだコンタクトプ
ラグを備えるＭＯＳＦＥＴである。この例では、シリコ
ン窒化膜は、絶縁膜をエッチングして、ゲート電極間に
自己整合的にコンタクトホールを開口する際にエッチン
グ・ストッパとして機能する。
【００２６】上部反射防止膜及び下部反射防止膜の少な
くとも一方は、シリコン酸化窒化膜（ＳｉＯＮ膜）と、
シリコン酸化窒化膜上に成膜されたシリコン酸化膜（Ｓ
ｉＯ 2 膜）との２層構造である。シリコン酸化窒化膜は
不安定な膜であって、空気に触れると、膜質が変化する
ので、シリコン酸化膜を保護膜としてシリコン酸化窒化
膜上に形成する。尚、シリコン酸化窒化膜はレジストの
屈折率に近い屈折率を有し、しかも組成を比較的容易に
変化させることができるので、反射膜に適している。
【００２７】本発明に係る半導体装置の製造方法は、少
なくとも、導電材料膜と、導電材料膜上に成膜された絶
縁膜とを有する積層膜をエッチングして形成した導電性
積層部を備える半導体装置の製造方法であって、導電材
料膜上に下部反射防止膜を成膜する工程と、下部反射防
止膜上に絶縁膜を成膜する工程と、絶縁膜上に上部反射
防止膜を成膜する工程と、上部反射防止膜上にフォトレ
ジスト膜を成膜し、フォトリソグラフィ処理によりパタ
ーニングしてエッチングマスクを形成する工程と、エッ
チングマスクを使って、上部反射防止膜、絶縁膜、下部
反射防止膜及び導電材料膜をエッチングして導電性積層
部を形成する工程とを備えることを特徴している。
【００２８】上述の本発明の好適な適用例の半導体装置
を製造する方法は、ゲート電極層とゲート電極層上に設
けられたシリコン窒化膜とを有するゲート電極を備え、
ゲート電極間に自己整合的に開口されたコンタクトホー
ルを埋め込んだコンタクトプラグを備えるＭＯＳＦＥＴ
を有する半導体装置の製造方法であって、ゲート電極層
上に下部反射防止膜を成膜する工程と、下部反射防止膜
上に第１のシリコン窒化膜を成膜する工程と、第１のシ
リコン窒化膜上に上部反射防止膜を成膜する工程と、上
部反射防止膜上にフォトレジスト膜を成膜し、フォトリ
ソグラフィ処理によりパターニングしてエッチングマス
クを形成する工程と、エッチングマスクを使って、上部
反射防止膜、第１のシリコン窒化膜、下部反射防止膜及
びゲート電極層をエッチングしてゲート電極を形成する
工程と、基板全面に第２のシリコン窒化膜を成膜する工
程と、第２のシリコン窒化膜を選択的にエッチングし
て、第２のシリコン窒化膜によるサイドウォールをゲー
ト電極周りに形成すると共に、上部反射防止膜をエッチ
ングして除去し、ゲート電極上に第１のシリコン窒化膜
を露出させる工程と、絶縁膜を基板全面に成膜してゲー
ト電極を埋め込み、続いてゲート電極上の絶縁膜の膜厚
が所定膜厚になるように絶縁膜を研磨する工程と、絶縁
膜とシリコン窒化膜との間のエッチング選択比が高いエ
ッチング法によって絶縁膜をエッチングして自己整合的
にゲート電極のサイドウォール間にコンタクトホールを
開口する工程と、コンタクトホールを導電材料で埋め込
んで、コンタクトプラグを形成する工程とを有すること
を特徴としている。
【００２９】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例１ 本実施形態例は、本発明に係る半導体装置をＤＲＡＭメ
モリセルに適用した実施形態の一例であって、図１は本
実施形態例のＤＲＡＭメモリセルの構成を示す断面図で
ある。本実施形態例のＤＲＡＭメモリセル５０は、図１
に示すように、シリコン基板５２上に形成された素子分
離膜５４によって区画された素子形成領域にＭＯＳＦＥ
Ｔ５６を備え、ＭＯＳＦＥＴ５６上にキャパシタ５８を
備えている。ＭＯＳＦＥＴ５６は、ゲート電極層６０、
ゲート電極層６０上のシリコン酸化窒化膜６２ａ／シリ
コン酸化膜６２ｂ（図１（ａ）参照）の反射防止膜６
２、及び反射防止膜６２上の第１のシリコン窒化膜６４
からなるゲート電極６６と、第２のシリコン窒化膜６８
からなるゲート電極６６のサイドウォールと、サイドウ
ォール６８間を貫通して拡散領域（図示せず）に到達
し、接続するコンタクトプラグ７０とを備えている。
【００３０】また、ゲート電極６６のゲート電極層６０
は、図示しない配線層（ワード線）に接続されている。
ゲート電極６６の上層の第１のシリコン窒化膜６４は、
コンタクトプラグ７０を形成するために後述する絶縁膜
をエッチングしてコンタクトホールを開口する際のエッ
チング・ストッパとして機能し、素子分離膜１４上に形
成されているゲート電極６６は、ＤＲＡＭメモリセル５
０の作製上の便宜から設けられたものである。
【００３１】キャパシタ５８は、層間絶縁膜７２を介し
てＭＯＳＦＥＴ５６上に形成されている。キャパシタ５
８は、層間絶縁膜７２を貫通してコンタクトプラグ７０
に接続する容量コンタクト７４と、容量コンタクト７４
に接続した下部電極７６と、容量絶縁膜７８を介して下
部電極７６に対面する対向電極８０を備えている。
【００３２】次に、図２（ａ）から（ｃ）及び図３
（ｄ）から（ｆ）を参照し、本発明方法に従って、ＤＲ
ＡＭメモリセル５０を製造する方法を説明する。図２
（ａ）から（ｃ）、図３（ｄ）から（ｆ）、及び図４
（ｇ）と（ｈ）は、それぞれ、本発明方法に従って実施
形態例１のＤＲＡＭメモリセル５０を作製する際の工程
毎の断面図である。先ず、図２（ａ）に示すように、シ
リコン基板５２上に素子分離膜５４を形成して素子形成
領域を区画し、次いで基板全面にゲート電極層６０をス
パッタ法により堆積する。次いで、ＣＶＤ法によって、
ゲート電極層６０上に、順次、下部反射防止膜６２の下
層としてシリコン酸化窒化膜６２ａ、上層としてシリコ
ン酸化膜６２ｂ、第１のシリコン窒化膜６４、上部反射
防止膜６５の下層としてシリコン酸化窒化膜６５ａ、及
び上層としてシリコン酸化膜６５ｂを、それぞれ、成膜
する。更に、シリコン酸化膜６５ｂ上にエッチングマス
ク形成用のフォトレジスト膜８２を成膜する。
【００３３】次いで、ゲート電極パターンをフォトレジ
スト膜８２上に転写し、図２（ｂ）に示すように、パタ
ーニングして、エッチングマスク８４を形成する。続い
て、エッチングマスク８４を使って、図２（ｃ）に示す
ように、シリコン酸化膜６５ｂ、シリコン酸化窒化膜６
５ａ、第１のシリコン窒化膜６４、シリコン酸化膜６２
ｂ、シリコン酸化窒化膜６２ａ、及びゲート電極層６０
をエッチングして、ゲート電極積層構造８６を形成す
る。
【００３４】次に、図３（ｄ）に示すように、ゲート電
極積層構造８６上を含めて基板全面に第２のシリコン窒
化膜６８を成膜する。続いて、第２のシリコン窒化膜６
８を選択的にエッチングして、図３（ｅ）に示すよう
に、ゲート電極積層構造８６の周りにサイドウォールを
形成すると共に上部反射防止膜６５をエッチングして除
去し、第１のシリコン窒化膜６４を露出させる。続い
て、シリコン酸化膜からなる層間絶縁膜８８を成膜し、
図３（ｆ）に示すように、ＣＭＰ法によってシリコン酸
化膜からなる層間絶縁膜８８の表面を平坦化すると共に
ゲート電極積層構造８６上の層間絶縁膜８８の膜厚を所
定膜厚にする。
【００３５】続いて、所定のパターンを有するエッチン
グマスク（図示せず）を使い、シリコン窒化膜２４と層
間絶縁膜４６との間のエッチング選択比が高いエッチン
グ法によって、層間絶縁膜８８をエッチングして、図４
（ｇ）に示すように、セルフアライメント・コンタクト
・エッチングによるコンタクトホール９０を形成する。
このエッチングの際、第１のシリコン窒化膜６４は、エ
ッチング・ストッパとして機能する。次いで、基板全面
に導電性材料を成膜して、コンタクトホール９０を導電
性材料で埋め込み、続いてエッチングして、図４（ｈ）
に示すように、コンタクトプラグ７０を形成する。
【００３６】次いで、層間絶縁膜７２を成膜し、更に既
知の方法で、容量コンタクト７４、及びキャパシタ５８
を形成することにより、図１に示すＤＲＡＭメモリセル
５０を作製することができる。
【００３７】本実施形態例の実験例 本実施形態例のＤＲＡＭメモリセル５０及びその製造方
法を評価するために、以下のようにして実験試料を作製
し、シリコン窒化膜の膜厚変動とゲート電極幅の変動と
の関係を調べた。先ず、上述のようにして、ゲート電極
層６０として１５００Åの膜厚のＷＳｉ層をスパッタ法
によって堆積させた。次いで、ゲート電極層６０上に、
ＣＶＤ法によって、順次、下部反射防止膜６２として５
０Åの膜厚のシリコン酸化窒化膜６２ａ及び７０Åの膜
厚のシリコン酸化膜６２ｂを、２０００Åの第１のシリ
コン窒化膜６４を、上部反射防止膜６５として３５０Å
の膜厚のシリコン酸化窒化膜６５ａ及び１００Åの膜厚
のシリコン酸化膜６５ｂを成膜した。そして、上述の製
造方法に従って、ゲート電極積層構造８６を形成した。
尚、本実験例では、第１のシリコン窒化膜６４の膜厚が
２０００Åのときにゲート電極積層構造８６の幅寸法の
変動が最小になるように、シリコン酸化窒化膜６２ａ及
びシリコン酸化窒化膜６５ａの膜厚を設定している。
【００３８】次いで、第１のシリコン窒化膜６４の膜厚
変動と、ゲート電極積層構造８６の電極幅の寸法変動を
調べ、図５の結果を得た。図５中、○印が本実施形態例
の製造方法による結果を示す。図５から判る通り、本実
施形態例では、第１のシリコン窒化膜６４が、１６００
Åから２２００Åにわたって変動しても、ゲート電極積
層構造８６の電極幅の変動量は従来に比べて著しく小さ
い。尚、シリコン酸化膜６２ｂ及びシリコン酸化膜６５
ｂを成膜しない例についても、同様の実験を行ったとこ
ろ、本実験例とほぼ同様の結果を得た。
【００３９】従来例の実験例 本実施形態例の実験例との比較のために、以下のように
して実験試料を作製し、シリコン窒化膜の膜厚変動とゲ
ート電極幅の変動との関係を調べた。先ず、図７（ａ）
に示すように、ゲート電極層２０として１５００Åの膜
厚のＷＳｉ層をスパッタ法によって堆積させた。次いで
ゲート電極層２０上に、ＣＶＤ法によって、順次、２０
００Åの第１のシリコン窒化膜２２を、反射防止膜４０
として４５０Åの膜厚のシリコン酸化窒化膜４０ａ及び
１００Åの膜厚のシリコン酸化膜４０ｂを成膜した。そ
して、従来の製造方法に従って、ゲート電極積層構造４
６を形成した。尚、本実験例では、第１のシリコン窒化
膜２２の膜厚が２０００Åのときにゲート電極積層構造
４６の電極幅寸法の変動が最小になるように、シリコン
酸化窒化膜２２ａの膜厚を設定している。
【００４０】次いで、第１のシリコン窒化膜６４の膜厚
変動と、ゲート電極積層構造８６の幅の寸法変動を調
べ、図５の結果を得た。図５中、●印が従来の製造方法
による結果を示す。図５から判る通り、従来例では、第
１のシリコン窒化膜２２が、１６００Åから２２００Å
にわたって変動すると、ゲート電極積層構造４６の幅の
変動量は、第１のシリコン窒化膜２２が２０００Åのと
きの変動幅の約３倍から４倍程度に大きくなっている。
【００４１】本実施形態例の実験例及び従来例の実験例
の結果から、本実施形態例の製造方法は、第１のシリコ
ン窒化膜の膜厚変動に対して、ゲート電極積層構造の幅
寸法の変動を著しく抑制する効果が有することが判る。
【００４２】実施形態例２ 本実施形態例は、本発明に係る半導体装置の実施形態例
の別の例であって、ゲート電極に代えてシリコン窒化膜
を上に積層した配線を有する半導体装置に本発明及び本
発明方法を適用している。本実施形態例では、半導体装
置は、図２（ｃ）のゲート電極積層構造８６のゲート電
極層６０に代えて、配線層６０とした配線構造を有する
半導体装置であって、シリコン窒化膜６４の上下に下部
反射防止膜６２及び上部反射防止膜６５を有する。シリ
コン窒化膜６４の上下に反射防止膜を設けることによ
り、配線層６０とシリコン窒化膜６４との積層膜をエッ
チングする際、配線幅の変動を極力抑制することができ
る。
【００４３】
【発明の効果】本発明によれば、少なくとも、導電材料
膜と、導電材料膜上に成膜された絶縁膜とを有する積層
膜をエッチングして導電性積層部を形成する際、導電材
料膜と絶縁膜との間、及び絶縁膜上に、それぞれ、下部
反射防止膜及び上部反射防止膜を設けることにより、導
電性積層部の幅寸法の変動を極力抑え、トランジスタ特
性がばらつかない半導体装置を実現している。本発明方
法は、本発明に係る半導体装置を製造する最適な方法を
実現している。
【図面の簡単な説明】
【図１】実施形態例１のＤＲＡＭメモリセルの構成を示
す断面図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、本発明方
法に従って実施形態例１のＤＲＡＭメモリセルを作製す
る際の工程毎の断面図である。
【図３】図３（ｄ）から（ｆ）は、それぞれ、図２
（ｃ）に続いて、本発明方法に従って実施形態例１のＤ
ＲＡＭメモリセルを作製する際の工程毎の断面図であ
る。
【図４】図４（ｇ）と（ｈ）は、それぞれ、図３（ｆ）
に続いて、本発明方法に従って実施形態例１のＤＲＡＭ
メモリセルを作製する際の工程毎の断面図である。
【図５】実施形態例１の実験例及び従来例の実験例の実
験結果を示すグラフである。
【図６】ＤＲＡＭメモリセルの構成を示す断面図であ
る。
【図７】図７（ａ）から（ｃ）は、それぞれ、従来の方
法に従ってＤＲＡＭメモリセルを作製する際の工程毎の
断面図である。
【図８】図８（ｄ）から（ｆ）は、それぞれ、図７
（ｃ）に続いて、従来の方法に従ってＤＲＡＭメモリセ
ルを作製する際の工程毎の断面図である。
【図９】図９（ａ）及び（ｂ）は、それぞれ、シリコン
窒化膜に対する反射防止膜の位置を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は、それぞれ、エッ
チングマスクのパターン幅が変動することを示す断面図
である。
【図１１】図１１（ａ）及び（ｂ）は、それぞれ、反射
面からの反射光の経路を示す断面図である。
【図１２】本発明の上部及び下部反射防止膜の膜厚を算
出する手順を示すフローチャートである。
【図１３】図１３（ａ）及び（ｂ）は、それぞれ、上部
反射防止膜及び下部反射防止膜の膜厚とΔＣＤとの関係
を示すグラフである。
【符号の説明】
１０ ＤＲＡＭメモリセル １２ シリコン基板 １４ 素子分離膜 １６ ＭＯＳＦＥＴ １８ キャパシタ ２０ ゲート電極層 ２２ 第１のシリコン窒化膜 ２４ ゲート電極 ２６ 第２のシリコン窒化膜 ２８ コンタクトプラグ ３０ 層間絶縁膜 ３２ 容量コンタクト ３４ 下部電極 ３６ 容量絶縁膜 ３８ 対向電極 ４０ 反射防止膜 ４０ａ シリコン酸化窒化膜 ４０ｂ シリコン酸化膜 ４２ フォトレジスト膜 ４４ エッチングマスク ４６ ゲート電極構造 ４８ 層間絶縁膜 ４９ コンタクトホール ５０ 実施形態例のＤＲＡＭメモリセル ５２ シリコン基板 ５４ 素子分離膜 ５６ ＭＯＳＦＥＴ ５８ キャパシタ ６０ ゲート電極層 ６２ 反射防止膜 ６２ａ シリコン酸化窒化膜 ６２ｂ シリコン酸化膜 ６４ 第１のシリコン窒化膜 ６５ 上部反射防止膜 ６５ａ シリコン酸化窒化膜 ６５ｂ シリコン酸化膜 ６６ ゲート電極 ６８ 第２のシリコン窒化膜 ７０ コンタクトプラグ ７２ 層間絶縁膜 ７４ 容量コンタクト ７６ 下部電極 ７８ 容量絶縁膜 ８０ 対向電極 ８２ フォトレジスト膜 ８４ エッチングマスク ８６ ゲート電極積層構造 ８８ 層間絶縁膜 ９０ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/88 Ｃ 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/027 H01L 21/3213 H01L 21/3205 H01L 21/768 H01L 21/28

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも導電材料膜と絶縁膜とを有す
    る積層膜をエッチングして形成した導電性積層部を備え
    る半導体装置の製造方法であって、前記 導電材料膜上に下部反射防止膜を成膜する工程と、前記 下部反射防止膜上に前記絶縁膜を成膜する工程と、前記 絶縁膜上に上部反射防止膜を成膜する工程と、前記 上部反射防止膜上にフォトレジスト膜を成膜し、フ
    ォトリソグラフィ処理によりパターニングしてエッチン
    グマスクを形成する工程と、前記 エッチングマスクを使って、前記上部反射防止膜、
    前記絶縁膜、前記下部反射防止膜及び前記導電材料膜を
    エッチングして前記導電性積層部を形成する工程とを備
    え、 前記下部反射防止膜と前記上部反射防止膜の膜厚は、前
    記絶縁膜の厚さの変動量に対する前記フォトリソグラフ
    ィ処理でのパターニング後の前記導電性積層部の幅の変
    動量が予め設定された許容範囲に入るように設定されて
    い ることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 ゲート電極層とシリコン窒化膜とを有す
    るゲート電極を備え、前記ゲート電極間に自己整合的に
    開口されたコンタクトホールを埋め込んだコンタクトプ
    ラグを備えるＭＯＳＦＥＴを有する半導体装置の製造方
    法であって、前記 ゲート電極層上に下部反射防止膜を成膜する工程
    と、前記 下部反射防止膜上に第１のシリコン窒化膜を成膜す
    る工程と、前記 第１のシリコン窒化膜上に上部反射防止膜を成膜す
    る工程と、前記 上部反射防止膜上にフォトレジスト膜を成膜し、フ
    ォトリソグラフィ処理によりパターニングしてエッチン
    グマスクを形成する工程と、前記 エッチングマスクを使って、前記上部反射防止膜、
    前記第１のシリコン窒化膜、前記下部反射防止膜及び前
    記ゲート電極層をエッチングして前記ゲート電極を形成
    する工程と、 基板全面に第２のシリコン窒化膜を成膜する工程と、前記 第２のシリコン窒化膜を選択的にエッチングして、
    前記第２のシリコン窒化膜によるサイドウォールをゲー
    ト電極周りに形成すると共に、前記上部反射防止膜をエ
    ッチングして除去し、前記ゲート電極上に前記第１のシ
    リコン窒化膜を露出させる工程と、 絶縁膜を基板全面に成膜して前記ゲート電極を埋め込
    み、続いて前記ゲート電極上の前記絶縁膜の膜厚が所定
    膜厚になるように前記絶縁膜を研磨する工程と、前記 絶縁膜と前記第１および第２のシリコン窒化膜との
    間のエッチング選択比が高いエッチング法によって前記
    絶縁膜をエッチングして自己整合的に前記ゲート電極の
    サイドウォール間にコンタクトホールを開口する工程
    と、前記 コンタクトホールを導電材料で埋め込んで、コンタ
    クトプラグを形成する工程とを有し、 前記下部反射防止膜と前記上部反射防止膜の膜厚は、前
    記第１のシリコン窒化膜の厚さの変動量に対する前記フ
    ォトリソグラフィ処理でのパターニング後の前記ゲート
    電極の幅の変動量が予め設定された許容範囲に入るよう
    に設定されている ことを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 前記上部反射防止膜及び前記下部反射防
    止膜の少なくとも一方を成膜する際には、 シリコン酸化窒化膜と、該シリコン酸化窒化膜上に成膜
    されたシリコン酸化膜との２層膜からなる反射防止膜を
    成膜することを特徴とする請求項１又は請求項２に記載
    の半導体装置の製造方法。
JP29365499A 1999-10-15 1999-10-15 半導体装置の製造方法 Expired - Fee Related JP3498022B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP29365499A JP3498022B2 (ja) 1999-10-15 1999-10-15 半導体装置の製造方法
US09/689,881 US6525353B1 (en) 1999-10-15 2000-10-13 Anti-reflection structure for a conductive layer in a semiconductor device
US10/132,213 US6524945B2 (en) 1999-10-15 2002-04-26 Method of making an anti-reflection structure for a conductive layer in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29365499A JP3498022B2 (ja) 1999-10-15 1999-10-15 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001119018A JP2001119018A (ja) 2001-04-27
JP3498022B2 true JP3498022B2 (ja) 2004-02-16

Family

ID=17797526

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29365499A Expired - Fee Related JP3498022B2 (ja) 1999-10-15 1999-10-15 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US6525353B1 (ja)
JP (1) JP3498022B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070060906A1 (en) * 2003-08-18 2007-03-15 Wei Wu Method, reagent, and device for embolizing blood vessels in tumors with ultrasonic radiation micro-bubble reagent
US7344910B2 (en) * 2005-09-27 2008-03-18 Omnivision Technologies, Inc. Self-aligned photodiode for CMOS image sensor and method of making
US7888269B2 (en) * 2005-10-24 2011-02-15 Spansion Llc Triple layer anti-reflective hard mask

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378659A (en) * 1993-07-06 1995-01-03 Motorola Inc. Method and structure for forming an integrated circuit pattern on a semiconductor substrate
KR100366910B1 (ko) * 1994-04-05 2003-03-04 소니 가부시끼 가이샤 반도체장치의제조방법
KR960005761A (ko) * 1994-07-27 1996-02-23 이데이 노부유끼 반도체장치
US6461970B1 (en) * 1998-06-10 2002-10-08 Micron Technology, Inc. Method of reducing defects in anti-reflective coatings and semiconductor structures fabricated thereby
US6281100B1 (en) * 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6174818B1 (en) * 1999-11-19 2001-01-16 Taiwan Semiconductor Manufacturing Company Method of patterning narrow gate electrode

Also Published As

Publication number Publication date
US6524945B2 (en) 2003-02-25
US6525353B1 (en) 2003-02-25
JP2001119018A (ja) 2001-04-27
US20020119643A1 (en) 2002-08-29

Similar Documents

Publication Publication Date Title
US7446049B2 (en) Method for fabricating semiconductor device using amorphous carbon layer as sacrificial hard mask
JP3562895B2 (ja) ランディングパッドを有する半導体装置の製造方法
US5302538A (en) Method of manufacturing field effect transistor
US6144058A (en) Layer structure having contact hole, method of producing the same, fin-shaped capacitor using the layer structure, method of producing the fin-shaped capacitor and dynamic random access memory having the fin-shaped capacitor
US6768154B2 (en) Semiconductor device
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
US6372575B1 (en) Method for fabricating capacitor of dram using self-aligned contact etching technology
JP4532768B2 (ja) デュアルダマシン配線の形成方法
US7396751B2 (en) Method for manufacturing semiconductor device
EP0573996B1 (en) Method of manufacturing a semiconductor memory device
US20010045666A1 (en) Semiconductor device having self-aligned contact and fabricating method therefor
US6815335B2 (en) Method for forming a contact in a semiconductor process
JP3498022B2 (ja) 半導体装置の製造方法
US6184145B1 (en) Method of manufacturing semi-conductor memory device using two etching patterns
US20060228652A1 (en) Method of fabricating flash memory device
US5985745A (en) Method of forming a via hole filled with a conducting material, and separater from a gate structure by an insulating material
KR100269330B1 (ko) 반사 방지 캡 및 스페이서를 구비하는 반도체장치, 이의 제조방법 및 이를 이용한 포토레지스트 패턴의 제조방법
US5691222A (en) Method of manufacturing semiconductor integrated circuit device having a capacitor electrode
US6187629B1 (en) Method of fabricating a DRAM capacitor
KR950005261B1 (ko) 반도체장치의 접촉창 형성방법
KR100235960B1 (ko) 반도체소자의 도전 라인 형성방법
US6165867A (en) Method to reduce aspect ratio of DRAM peripheral contact
KR20030002623A (ko) 다마신 공정을 이용한 반도체 소자의 제조방법
KR0165374B1 (ko) 반도체장치의 게이트전극 형성방법
JPH11214651A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees