JP3498022B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳細には、ゲート電極幅にばら
つきのない、従ってトランジスタ特性にばらつきのない
MOSFETを有する半導体装置、或いは配線幅にばら
つきのない半導体装置及びその製造方法に関するもので
ある。
【0002】
【従来の技術】半導体装置の高集積化に伴い、例えば、
MOSFETでは、ばらつきのない正確な電極幅のゲー
ト電極を形成することが、益々、必要になっている。同
様に、半導体装置の配線は、益々、微細化し、かつ狭ピ
ッチ化している。従って、ゲート電極層或いは配線層を
パターニングするフォトリソグラフィ/エッチング工程
では、ゲート電極パターン或いは配線パターンをフォト
レジスト膜に正確に転写する露光処理が必要である。そ
こで、露光処理に際し、露光面での反射光によるゲート
電極パターン或いは配線パターンの転写誤差を防止する
ために、通常、露光光の反射を防止する反射防止膜を露
光面に形成している。
【0003】反射防止膜を成膜して、信頼性の高い露光
処理を図った例として、DRAMメモリセルのゲート電
極形成を挙げることができる。例えば、DRAMメモリ
セルの製造では、MOSFETの拡散領域とキャパシタ
と接続するコンタクトプラグを形成する際、ゲート電極
間に自己整合的に絶縁膜をエッチングしてコンタクトホ
ールを開口することが広く行われている。そして、ゲー
ト電極上にシリコン窒化膜を成膜し、そのシリコン窒化
膜をコンタクトホールを開口する際のエッチング・スト
ッパとして使用することが多い。そこで、ゲート電極層
とシリコン窒化膜との2層膜をエッチングしてゲート電
極を形成する際、正確なゲート電極パターンを有するエ
ッチングマスクを形成するために、反射防止膜が使用さ
れている。
【0004】ここで、図6を参照して、ゲート電極層と
シリコン窒化膜との2層膜をエッチングしてゲート電極
をパターニングする際に、反射防止膜を成膜して、信頼
性の高い露光処理を図ったDRAMメモリセルの構成を
説明する。図6はDRAMメモリセルの構成を示す断面
図である。DRAMメモリセル10は、図6に示すよう
に、シリコン基板12上に形成された素子分離膜14に
よって区画された素子形成領域にMOSFET16を備
え、MOSFET16上にキャパシタ18を備えてい
る。MOSFET16は、ゲート電極層20及び第1の
シリコン窒化膜22のゲート電極24を備えている。ゲ
ート電極24の周囲には、第2のシリコン窒化膜26か
らなるサイドウォールが形成されている。
【0005】ゲート電極24のサイドウォール間には、
コンタクトプラグ28が設けてあって、拡散領域(図示
せず)と接続している。ゲート電極層20は、図示しな
い配線層(ワード線)に接続されている。第1のシリコ
ン窒化膜22は、コンタクトプラグ28を形成するため
にコンタクトホールを開口する際のストッパとして機能
している。素子分離膜14上に形成されているゲート電
極24は、DRAMメモリセル10の作製上の便宜から
設けられたものである。
【0006】キャパシタ18は、層間絶縁膜30を介し
てMOSFET16上に形成されていて、層間絶縁膜3
0を貫通してコンタクトプラグ28に接続する容量コン
タクト32と、容量コンタクト32に接続した下部電極
34と、容量絶縁膜36を介して下部電極34に対面す
る対向電極38とを備えている。
【0007】次に、図7及び図8を参照して、上述のD
RAMメモリセル10の作製方法を説明する。図7
(a)から(c)、及び図8(d)から(f)は、それ
ぞれ、DRAMメモリセル10を作製する際の工程毎の
断面図である。先ず、図7(a)に示すように、シリコ
ン基板12上に素子分離膜14を形成して素子形成領域
を区画し、次いで基板全面にゲート電極層20、第1の
シリコン窒化膜22、反射防止膜40としてシリコン酸
化窒化膜40a及びシリコン酸化膜40bを、それぞ
れ、成膜し、更にシリコン酸化膜40上にエッチングマ
スク形成用のフォトレジスト膜42を成膜する。
【0008】次いで、ゲート電極パターンをフォトレジ
スト膜42上に転写し、図7(b)に示すように、パタ
ーニングして、エッチングマスク44を形成する。続い
て、エッチングマスク44を使って、図7(c)に示す
ように、シリコン酸化膜40b、シリコン酸化窒化膜4
0a、シリコン窒化膜24、及びゲート電極層20をエ
ッチングして、ゲート電極構造46を形成する。
【0009】次に、ゲート電極構造46上を含む基板全
面に第2のシリコン窒化膜26を成膜し、次いで、図8
(d)に示すように、第2のシリコン窒化膜26を選択
的にエッチングしてゲート電極構造46の周りにサイド
ウォールを形成すると共に、ゲート電極構造46のシリ
コン酸化膜40b及びシリコン酸化窒化膜40aをエッ
チングして第1のシリコン窒化膜22を露出させる。そ
して、シリコン酸化膜からなる層間絶縁膜48を成膜
し、CMP法によって層間絶縁膜48の表面を平坦化す
る。続いて、第1のシリコン窒化膜24と層間絶縁膜4
8との間のエッチング選択比が高いエッチング法によっ
て、層間絶縁膜48をエッチングして、図8(e)に示
すように、セルフアライメント・コンタクト・エッチン
グによるコンタクトホール49を形成する。このエッチ
ングの際、第1のシリコン窒化膜24はエッチングスト
ッパとして機能する。次いで、基板全面に導電性材料を
成膜して、コンタクトホール49を導電性材料で埋め込
み、続いてエッチングして、図8(f)に示すように、
コンタクトプラグ28を形成する。
【0010】次いで、層間絶縁膜30を成膜し、更に既
知の方法で、容量コンタクト32、及びキャパシタ18
を形成することにより、図6に示すDRAMメモリセル
10を作製することができる。尚、上述した図9(a)
に示す反射防止膜構造に代えて、図9(b)に示すよう
に、シリコン酸化窒化膜40a及びシリコン酸化膜40
bを第1のシリコン窒化膜22とゲート電極層20との
間に成膜する反射防止膜構造もある。
【0011】
【発明が解決しようとする課題】しかし、従来の反射防
止膜の構造では、反射防止膜の膜厚は、エッチング対象
のゲート電極材料、シリコン窒化膜の膜厚、及びフォト
レジスト膜の種類等に応じて決められる因子であって、
最適な膜厚を設定することが難しく、反射防止膜の機能
を充分に発揮させてはいない。そのために、フォトレジ
スト膜を露光してエッチングマスクを形成する際、露光
光の反射光の影響により、パターンを正確にフォトレジ
スト膜に転写できないという問題があった。そして、そ
の結果、上述したDRAMメモリセルのゲート電極の電
極幅や、配線幅が変動するという問題があった。
【0012】例えば、ストッパとして形成されたシリコ
ン窒化膜22の上に反射防止膜40を成膜した例(図9
(a)参照)では、シリコン窒化膜22の膜厚が200
0Åのときに、フォトレジスト膜のエッチングマスクの
パターン幅、従って配線幅の変動を最小限にしようとす
ると、シリコン酸化窒化膜40aの厚さとして500Å
が必要である。そして、シリコン窒化膜の膜厚が200
0Åのときには、エッチングマスクのパターン幅の変動
は8nmになるが、シリコン窒化膜の膜厚が1800Å
又は2200Åになると、パターン幅の変動はそれぞれ
40nmと大きくなる。即ち、エッチングマスクのパタ
ーン幅は、図10(a)に示すように、フォトレジスト
膜の下地膜の起伏により影響され、段差部の低所では、
パターン幅が広くなり、段差部の高所ではパターン幅が
狭くなっている。
【0013】また、ストッパとして形成されたシリコン
窒化膜22の下に反射防止膜40を成膜した例(図9
(b)参照)では、シリコン窒化膜22の膜厚が200
0Åのときに、フォトレジスト膜のエッチングマスクの
パターン幅、従って配線幅の変動を最小限にしようとす
ると、シリコン酸化窒化膜40aの厚さとして500Å
が必要である。そして、シリコン窒化膜の膜厚が200
0Åのときにはエッチングマスクのパターン幅の変動は
8nmになるが、シリコン窒化膜の膜厚が1800Å又
は2200Åになると、パターン幅の変動は、それぞ
れ、50nm又は54nmと大きくなる。即ち、エッチ
ングマスクのパターン幅は、図10(b)に示すよう
に、フォトレジスト膜の下地膜の起伏により影響され、
段差部の低所では、パターン幅が広くなり、段差部の高
所ではパターン幅が狭くなっている。
【0014】上述の例では、ゲート電極層と、ゲート電
極層上に設けられたシリコン窒化膜との2層構造のエッ
チングを例にしているが、この例に限らず、少なくと
も、配線層等の導電材料層と、導電材料層上に成膜され
た絶縁層との積層膜をエッチングする際には、同様に絶
縁膜の膜厚によってエッチングされたパターン幅が変動
するという問題がある。
【0015】そこで、本発明の目的は、少なくとも、導
電材料層と、導電材料層上に成膜された絶縁膜とを有す
る積層構造をフォトリソグラフィ処理及びエッチング加
工によりパターニングする際、パターニングされたパタ
ーン幅が変動しないようにした反射防止膜構造を備えた
半導体装置及び半導体装置の製造方法を提供することで
ある。
【0016】
【課題を解決するための手段】本発明者は、従来の反射
防止膜構造での反射光の影響を調べ、次のことがパター
ン幅の変動に寄与していると判断した。即ち、図11
(a)に示すように、反射防止膜での反射光とゲート
電極層での反射光とが打ち消し合うような膜厚にシリ
コン窒化膜及び反射防止膜の膜厚を調整することが必要
であって、シリコン窒化膜の膜厚が変動すると、反射防
止膜の効果は著しく低減する。これは、反射防止膜がシ
リコン窒化膜の下にある場合でも同じである。
【0017】そこで、本発明者は、シリコン窒化膜の膜
厚が変動しても、反射防止膜の効果が保持される構成を
研究し、図11(b)に示すように、シリコン窒化膜の
上下に反射防止膜を成膜する構成を考えた。
【0018】上記目的を達成するために、上述の知見に
基づいて、本発明に係る半導体装置は、少なくとも、導
電材料膜と、導電材料膜上に成膜された絶縁膜とを有す
る積層膜をエッチングして形成した導電性積層部を備え
る半導体装置において、導電材料膜と絶縁膜との間、及
び絶縁膜上に、それぞれ、下部反射防止膜及び上部反射
防止膜を有することを特徴としている。
【0019】導電材料膜と、導電材料膜上に成膜された
絶縁膜との積層膜をエッチングして形成した導電性積層
部を備える限り、導電材料膜及び絶縁膜の種類に関係な
く、本発明を適用することができる。導電材料膜とは、
例えばポリシリコン、WSi等のゲート電極層、Al等
の配線層である。絶縁膜は、SiO2 膜、SiN膜等を
言い、導電材料膜上に形成された目的のいかんを問わな
い。また、導電性積層部とは、積層膜をエッチングして
形成した部位であって、例えばゲート電極とか、配線を
言う。
【0020】好適には、上部反射防止膜及び下部反射防
止膜の少なくとも一方は、シリコン酸化窒化膜と、シリ
コン酸化窒化膜上に成膜されたシリコン酸化膜との2層
構造である。
【0021】ここで、図12を参照して、下部反射防止
膜及び上部反射防止膜の膜厚の算出について説明する。
図12は下部反射防止膜及び上部反射防止膜の膜厚を算
出する手順を示すフローチャートである。先ず、ステッ
プ1では、自己整合コンタクトホール形成プロセスを適
用することにより、それに依存して必要になる絶縁膜
(例えば、シリコン窒化膜、以下、絶縁膜としてシリコ
ン窒化膜を表記する)の膜厚を設定し、ステップ2に移
行する。
【0022】ステップ2では、設定されたパターン寸法
及びステップ1で設定されたシリコン窒化膜の膜厚に対
して上部反射防止膜及び下部反射防止膜の仮の膜厚を仮
に決定して、シミュレーションを行い、レジスト膜厚変
動時のパターンの寸法変動量ΔCDを算出し、次いでス
テップ3に移行する。
【0023】ステップ3では、シリコン窒化膜の膜厚を
固定し、第1又は第2のステップで仮に決定した上部反
射防止膜及び下部反射防止膜の仮の膜厚並びに算出した
パターンの寸法変動量ΔCDを初期値にして、ΔCDが
最小になるような上部反射防止膜及び下部反射防止膜の
膜厚をそれぞれ算出して、ステップ4に移行する。例え
ば、図13(a)に示した例では、寸法パターンが0.
25μm、シリコン窒化膜の膜厚が2000Åであっ
て、上部反射防止膜(上層SiON膜)が450Å、下
部反射防止膜(下層Si0N膜)が0〜100Åのと
き、寸法変動量が小さいことを示している。
【0024】ステップ4では、シリコン窒化膜の膜厚を
2000Åから10%変動させたときのΔCDを求め、
ステップ5に移行する。例えば、図13(b)に示すよ
うに、上層SiON膜が450Å、下層SiON膜が5
0Åで、寸法変動量が4nm〜23nmで、ΔCDが1
0%以内になっている。ステップ5では、ΔCDがパタ
ーン寸法の10%以下であるかどうか判定する。10%
以下であれば、ステップ4で算出した上部反射防止膜及
び下部反射防止膜の膜厚を最終的な上部反射防止膜及び
下部反射防止膜の膜厚とする。10%以上であれば、ス
テップ3に戻って再び別の上部反射防止膜及び下部反射
防止膜の膜厚をそれぞれ設定し、ΔCDを算出する。な
お、ΔCDの許容範囲は、10%以下としたが、必要に
応じて変えても良い。また、シリコン窒化膜の膜厚の変
動を10%としたが、必要に応じて変えても良い。
【0025】本発明の好適な適用例では、半導体装置
は、導電材料膜及び絶縁膜がそれぞれゲート電極層及び
シリコン窒化膜であり、2層構造がゲート電極の少なく
とも一部を構成し、かつ、ゲート電極間に自己整合的に
開口されたコンタクトホールを埋め込んだコンタクトプ
ラグを備えるMOSFETである。この例では、シリコ
ン窒化膜は、絶縁膜をエッチングして、ゲート電極間に
自己整合的にコンタクトホールを開口する際にエッチン
グ・ストッパとして機能する。
【0026】上部反射防止膜及び下部反射防止膜の少な
くとも一方は、シリコン酸化窒化膜(SiON膜)と、
シリコン酸化窒化膜上に成膜されたシリコン酸化膜(S
iO 2 膜)との2層構造である。シリコン酸化窒化膜は
不安定な膜であって、空気に触れると、膜質が変化する
ので、シリコン酸化膜を保護膜としてシリコン酸化窒化
膜上に形成する。尚、シリコン酸化窒化膜はレジストの
屈折率に近い屈折率を有し、しかも組成を比較的容易に
変化させることができるので、反射膜に適している。
【0027】本発明に係る半導体装置の製造方法は、少
なくとも、導電材料膜と、導電材料膜上に成膜された絶
縁膜とを有する積層膜をエッチングして形成した導電性
積層部を備える半導体装置の製造方法であって、導電材
料膜上に下部反射防止膜を成膜する工程と、下部反射防
止膜上に絶縁膜を成膜する工程と、絶縁膜上に上部反射
防止膜を成膜する工程と、上部反射防止膜上にフォトレ
ジスト膜を成膜し、フォトリソグラフィ処理によりパタ
ーニングしてエッチングマスクを形成する工程と、エッ
チングマスクを使って、上部反射防止膜、絶縁膜、下部
反射防止膜及び導電材料膜をエッチングして導電性積層
部を形成する工程とを備えることを特徴している。
【0028】上述の本発明の好適な適用例の半導体装置
を製造する方法は、ゲート電極層とゲート電極層上に設
けられたシリコン窒化膜とを有するゲート電極を備え、
ゲート電極間に自己整合的に開口されたコンタクトホー
ルを埋め込んだコンタクトプラグを備えるMOSFET
を有する半導体装置の製造方法であって、ゲート電極層
上に下部反射防止膜を成膜する工程と、下部反射防止膜
上に第1のシリコン窒化膜を成膜する工程と、第1のシ
リコン窒化膜上に上部反射防止膜を成膜する工程と、上
部反射防止膜上にフォトレジスト膜を成膜し、フォトリ
ソグラフィ処理によりパターニングしてエッチングマス
クを形成する工程と、エッチングマスクを使って、上部
反射防止膜、第1のシリコン窒化膜、下部反射防止膜及
びゲート電極層をエッチングしてゲート電極を形成する
工程と、基板全面に第2のシリコン窒化膜を成膜する工
程と、第2のシリコン窒化膜を選択的にエッチングし
て、第2のシリコン窒化膜によるサイドウォールをゲー
ト電極周りに形成すると共に、上部反射防止膜をエッチ
ングして除去し、ゲート電極上に第1のシリコン窒化膜
を露出させる工程と、絶縁膜を基板全面に成膜してゲー
ト電極を埋め込み、続いてゲート電極上の絶縁膜の膜厚
が所定膜厚になるように絶縁膜を研磨する工程と、絶縁
膜とシリコン窒化膜との間のエッチング選択比が高いエ
ッチング法によって絶縁膜をエッチングして自己整合的
にゲート電極のサイドウォール間にコンタクトホールを
開口する工程と、コンタクトホールを導電材料で埋め込
んで、コンタクトプラグを形成する工程とを有すること
を特徴としている。
【0029】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例1 本実施形態例は、本発明に係る半導体装置をDRAMメ
モリセルに適用した実施形態の一例であって、図1は本
実施形態例のDRAMメモリセルの構成を示す断面図で
ある。本実施形態例のDRAMメモリセル50は、図1
に示すように、シリコン基板52上に形成された素子分
離膜54によって区画された素子形成領域にMOSFE
T56を備え、MOSFET56上にキャパシタ58を
備えている。MOSFET56は、ゲート電極層60、
ゲート電極層60上のシリコン酸化窒化膜62a/シリ
コン酸化膜62b(図1(a)参照)の反射防止膜6
2、及び反射防止膜62上の第1のシリコン窒化膜64
からなるゲート電極66と、第2のシリコン窒化膜68
からなるゲート電極66のサイドウォールと、サイドウ
ォール68間を貫通して拡散領域(図示せず)に到達
し、接続するコンタクトプラグ70とを備えている。
【0030】また、ゲート電極66のゲート電極層60
は、図示しない配線層(ワード線)に接続されている。
ゲート電極66の上層の第1のシリコン窒化膜64は、
コンタクトプラグ70を形成するために後述する絶縁膜
をエッチングしてコンタクトホールを開口する際のエッ
チング・ストッパとして機能し、素子分離膜14上に形
成されているゲート電極66は、DRAMメモリセル5
0の作製上の便宜から設けられたものである。
【0031】キャパシタ58は、層間絶縁膜72を介し
てMOSFET56上に形成されている。キャパシタ5
8は、層間絶縁膜72を貫通してコンタクトプラグ70
に接続する容量コンタクト74と、容量コンタクト74
に接続した下部電極76と、容量絶縁膜78を介して下
部電極76に対面する対向電極80を備えている。
【0032】次に、図2(a)から(c)及び図3
(d)から(f)を参照し、本発明方法に従って、DR
AMメモリセル50を製造する方法を説明する。図2
(a)から(c)、図3(d)から(f)、及び図4
(g)と(h)は、それぞれ、本発明方法に従って実施
形態例1のDRAMメモリセル50を作製する際の工程
毎の断面図である。先ず、図2(a)に示すように、シ
リコン基板52上に素子分離膜54を形成して素子形成
領域を区画し、次いで基板全面にゲート電極層60をス
パッタ法により堆積する。次いで、CVD法によって、
ゲート電極層60上に、順次、下部反射防止膜62の下
層としてシリコン酸化窒化膜62a、上層としてシリコ
ン酸化膜62b、第1のシリコン窒化膜64、上部反射
防止膜65の下層としてシリコン酸化窒化膜65a、及
び上層としてシリコン酸化膜65bを、それぞれ、成膜
する。更に、シリコン酸化膜65b上にエッチングマス
ク形成用のフォトレジスト膜82を成膜する。
【0033】次いで、ゲート電極パターンをフォトレジ
スト膜82上に転写し、図2(b)に示すように、パタ
ーニングして、エッチングマスク84を形成する。続い
て、エッチングマスク84を使って、図2(c)に示す
ように、シリコン酸化膜65b、シリコン酸化窒化膜6
5a、第1のシリコン窒化膜64、シリコン酸化膜62
b、シリコン酸化窒化膜62a、及びゲート電極層60
をエッチングして、ゲート電極積層構造86を形成す
る。
【0034】次に、図3(d)に示すように、ゲート電
極積層構造86上を含めて基板全面に第2のシリコン窒
化膜68を成膜する。続いて、第2のシリコン窒化膜6
8を選択的にエッチングして、図3(e)に示すよう
に、ゲート電極積層構造86の周りにサイドウォールを
形成すると共に上部反射防止膜65をエッチングして除
去し、第1のシリコン窒化膜64を露出させる。続い
て、シリコン酸化膜からなる層間絶縁膜88を成膜し、
図3(f)に示すように、CMP法によってシリコン酸
化膜からなる層間絶縁膜88の表面を平坦化すると共に
ゲート電極積層構造86上の層間絶縁膜88の膜厚を所
定膜厚にする。
【0035】続いて、所定のパターンを有するエッチン
グマスク(図示せず)を使い、シリコン窒化膜24と層
間絶縁膜46との間のエッチング選択比が高いエッチン
グ法によって、層間絶縁膜88をエッチングして、図4
(g)に示すように、セルフアライメント・コンタクト
・エッチングによるコンタクトホール90を形成する。
このエッチングの際、第1のシリコン窒化膜64は、エ
ッチング・ストッパとして機能する。次いで、基板全面
に導電性材料を成膜して、コンタクトホール90を導電
性材料で埋め込み、続いてエッチングして、図4(h)
に示すように、コンタクトプラグ70を形成する。
【0036】次いで、層間絶縁膜72を成膜し、更に既
知の方法で、容量コンタクト74、及びキャパシタ58
を形成することにより、図1に示すDRAMメモリセル
50を作製することができる。
【0037】本実施形態例の実験例 本実施形態例のDRAMメモリセル50及びその製造方
法を評価するために、以下のようにして実験試料を作製
し、シリコン窒化膜の膜厚変動とゲート電極幅の変動と
の関係を調べた。先ず、上述のようにして、ゲート電極
層60として1500Åの膜厚のWSi層をスパッタ法
によって堆積させた。次いで、ゲート電極層60上に、
CVD法によって、順次、下部反射防止膜62として5
0Åの膜厚のシリコン酸化窒化膜62a及び70Åの膜
厚のシリコン酸化膜62bを、2000Åの第1のシリ
コン窒化膜64を、上部反射防止膜65として350Å
の膜厚のシリコン酸化窒化膜65a及び100Åの膜厚
のシリコン酸化膜65bを成膜した。そして、上述の製
造方法に従って、ゲート電極積層構造86を形成した。
尚、本実験例では、第1のシリコン窒化膜64の膜厚が
2000Åのときにゲート電極積層構造86の幅寸法の
変動が最小になるように、シリコン酸化窒化膜62a及
びシリコン酸化窒化膜65aの膜厚を設定している。
【0038】次いで、第1のシリコン窒化膜64の膜厚
変動と、ゲート電極積層構造86の電極幅の寸法変動を
調べ、図5の結果を得た。図5中、○印が本実施形態例
の製造方法による結果を示す。図5から判る通り、本実
施形態例では、第1のシリコン窒化膜64が、1600
Åから2200Åにわたって変動しても、ゲート電極積
層構造86の電極幅の変動量は従来に比べて著しく小さ
い。尚、シリコン酸化膜62b及びシリコン酸化膜65
bを成膜しない例についても、同様の実験を行ったとこ
ろ、本実験例とほぼ同様の結果を得た。
【0039】従来例の実験例 本実施形態例の実験例との比較のために、以下のように
して実験試料を作製し、シリコン窒化膜の膜厚変動とゲ
ート電極幅の変動との関係を調べた。先ず、図7(a)
に示すように、ゲート電極層20として1500Åの膜
厚のWSi層をスパッタ法によって堆積させた。次いで
ゲート電極層20上に、CVD法によって、順次、20
00Åの第1のシリコン窒化膜22を、反射防止膜40
として450Åの膜厚のシリコン酸化窒化膜40a及び
100Åの膜厚のシリコン酸化膜40bを成膜した。そ
して、従来の製造方法に従って、ゲート電極積層構造4
6を形成した。尚、本実験例では、第1のシリコン窒化
膜22の膜厚が2000Åのときにゲート電極積層構造
46の電極幅寸法の変動が最小になるように、シリコン
酸化窒化膜22aの膜厚を設定している。
【0040】次いで、第1のシリコン窒化膜64の膜厚
変動と、ゲート電極積層構造86の幅の寸法変動を調
べ、図5の結果を得た。図5中、●印が従来の製造方法
による結果を示す。図5から判る通り、従来例では、第
1のシリコン窒化膜22が、1600Åから2200Å
にわたって変動すると、ゲート電極積層構造46の幅の
変動量は、第1のシリコン窒化膜22が2000Åのと
きの変動幅の約3倍から4倍程度に大きくなっている。
【0041】本実施形態例の実験例及び従来例の実験例
の結果から、本実施形態例の製造方法は、第1のシリコ
ン窒化膜の膜厚変動に対して、ゲート電極積層構造の幅
寸法の変動を著しく抑制する効果が有することが判る。
【0042】実施形態例2 本実施形態例は、本発明に係る半導体装置の実施形態例
の別の例であって、ゲート電極に代えてシリコン窒化膜
を上に積層した配線を有する半導体装置に本発明及び本
発明方法を適用している。本実施形態例では、半導体装
置は、図2(c)のゲート電極積層構造86のゲート電
極層60に代えて、配線層60とした配線構造を有する
半導体装置であって、シリコン窒化膜64の上下に下部
反射防止膜62及び上部反射防止膜65を有する。シリ
コン窒化膜64の上下に反射防止膜を設けることによ
り、配線層60とシリコン窒化膜64との積層膜をエッ
チングする際、配線幅の変動を極力抑制することができ
る。
【0043】
【発明の効果】本発明によれば、少なくとも、導電材料
膜と、導電材料膜上に成膜された絶縁膜とを有する積層
膜をエッチングして導電性積層部を形成する際、導電材
料膜と絶縁膜との間、及び絶縁膜上に、それぞれ、下部
反射防止膜及び上部反射防止膜を設けることにより、導
電性積層部の幅寸法の変動を極力抑え、トランジスタ特
性がばらつかない半導体装置を実現している。本発明方
法は、本発明に係る半導体装置を製造する最適な方法を
実現している。
【図面の簡単な説明】
【図1】実施形態例1のDRAMメモリセルの構成を示
す断面図である。
【図2】図2(a)から(c)は、それぞれ、本発明方
法に従って実施形態例1のDRAMメモリセルを作製す
る際の工程毎の断面図である。
【図3】図3(d)から(f)は、それぞれ、図2
(c)に続いて、本発明方法に従って実施形態例1のD
RAMメモリセルを作製する際の工程毎の断面図であ
る。
【図4】図4(g)と(h)は、それぞれ、図3(f)
に続いて、本発明方法に従って実施形態例1のDRAM
メモリセルを作製する際の工程毎の断面図である。
【図5】実施形態例1の実験例及び従来例の実験例の実
験結果を示すグラフである。
【図6】DRAMメモリセルの構成を示す断面図であ
る。
【図7】図7(a)から(c)は、それぞれ、従来の方
法に従ってDRAMメモリセルを作製する際の工程毎の
断面図である。
【図8】図8(d)から(f)は、それぞれ、図7
(c)に続いて、従来の方法に従ってDRAMメモリセ
ルを作製する際の工程毎の断面図である。
【図9】図9(a)及び(b)は、それぞれ、シリコン
窒化膜に対する反射防止膜の位置を示す断面図である。
【図10】図10(a)及び(b)は、それぞれ、エッ
チングマスクのパターン幅が変動することを示す断面図
である。
【図11】図11(a)及び(b)は、それぞれ、反射
面からの反射光の経路を示す断面図である。
【図12】本発明の上部及び下部反射防止膜の膜厚を算
出する手順を示すフローチャートである。
【図13】図13(a)及び(b)は、それぞれ、上部
反射防止膜及び下部反射防止膜の膜厚とΔCDとの関係
を示すグラフである。
【符号の説明】
10 DRAMメモリセル 12 シリコン基板 14 素子分離膜 16 MOSFET 18 キャパシタ 20 ゲート電極層 22 第1のシリコン窒化膜 24 ゲート電極 26 第2のシリコン窒化膜 28 コンタクトプラグ 30 層間絶縁膜 32 容量コンタクト 34 下部電極 36 容量絶縁膜 38 対向電極 40 反射防止膜 40a シリコン酸化窒化膜 40b シリコン酸化膜 42 フォトレジスト膜 44 エッチングマスク 46 ゲート電極構造 48 層間絶縁膜 49 コンタクトホール 50 実施形態例のDRAMメモリセル 52 シリコン基板 54 素子分離膜 56 MOSFET 58 キャパシタ 60 ゲート電極層 62 反射防止膜 62a シリコン酸化窒化膜 62b シリコン酸化膜 64 第1のシリコン窒化膜 65 上部反射防止膜 65a シリコン酸化窒化膜 65b シリコン酸化膜 66 ゲート電極 68 第2のシリコン窒化膜 70 コンタクトプラグ 72 層間絶縁膜 74 容量コンタクト 76 下部電極 78 容量絶縁膜 80 対向電極 82 フォトレジスト膜 84 エッチングマスク 86 ゲート電極積層構造 88 層間絶縁膜 90 コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/108 H01L 21/88 C 29/78 (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336 H01L 21/027 H01L 21/3213 H01L 21/3205 H01L 21/768 H01L 21/28

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 少なくとも導電材料膜と絶縁膜とを有す
    積層膜をエッチングして形成した導電性積層部を備え
    る半導体装置の製造方法であって、前記 導電材料膜上に下部反射防止膜を成膜する工程と、前記 下部反射防止膜上に前記絶縁膜を成膜する工程と、前記 絶縁膜上に上部反射防止膜を成膜する工程と、前記 上部反射防止膜上にフォトレジスト膜を成膜し、フ
    ォトリソグラフィ処理によりパターニングしてエッチン
    グマスクを形成する工程と、前記 エッチングマスクを使って、前記上部反射防止膜、
    前記絶縁膜、前記下部反射防止膜及び前記導電材料膜を
    エッチングして前記導電性積層部を形成する工程とを備
    前記下部反射防止膜と前記上部反射防止膜の膜厚は、前
    記絶縁膜の厚さの変動量に対する前記フォトリソグラフ
    ィ処理でのパターニング後の前記導電性積層部の幅の変
    動量が予め設定された許容範囲に入るように設定されて
    ることを特徴とする半導体装置の製造方法。
  2. 【請求項2】 ゲート電極層とシリコン窒化膜とを有す
    ゲート電極を備え、前記ゲート電極間に自己整合的に
    開口されたコンタクトホールを埋め込んだコンタクトプ
    ラグを備えるMOSFETを有する半導体装置の製造方
    法であって、前記 ゲート電極層上に下部反射防止膜を成膜する工程
    と、前記 下部反射防止膜上に第1のシリコン窒化膜を成膜す
    る工程と、前記 第1のシリコン窒化膜上に上部反射防止膜を成膜す
    る工程と、前記 上部反射防止膜上にフォトレジスト膜を成膜し、フ
    ォトリソグラフィ処理によりパターニングしてエッチン
    グマスクを形成する工程と、前記 エッチングマスクを使って、前記上部反射防止膜、
    前記第1のシリコン窒化膜、前記下部反射防止膜及び
    ゲート電極層をエッチングして前記ゲート電極を形成
    する工程と、 基板全面に第2のシリコン窒化膜を成膜する工程と、前記 第2のシリコン窒化膜を選択的にエッチングして、
    前記第2のシリコン窒化膜によるサイドウォールをゲー
    ト電極周りに形成すると共に、前記上部反射防止膜をエ
    ッチングして除去し、前記ゲート電極上に前記第1のシ
    リコン窒化膜を露出させる工程と、 絶縁膜を基板全面に成膜して前記ゲート電極を埋め込
    み、続いて前記ゲート電極上の前記絶縁膜の膜厚が所定
    膜厚になるように前記絶縁膜を研磨する工程と、前記 絶縁膜と前記第1および第2のシリコン窒化膜との
    間のエッチング選択比が高いエッチング法によって前記
    絶縁膜をエッチングして自己整合的に前記ゲート電極の
    サイドウォール間にコンタクトホールを開口する工程
    と、前記 コンタクトホールを導電材料で埋め込んで、コンタ
    クトプラグを形成する工程とを有し、 前記下部反射防止膜と前記上部反射防止膜の膜厚は、前
    記第1のシリコン窒化膜の厚さの変動量に対する前記フ
    ォトリソグラフィ処理でのパターニング後の前記ゲート
    電極の幅の変動量が予め設定された許容範囲に入るよう
    に設定されている ことを特徴とする半導体装置の製造方
    法。
  3. 【請求項3】 前記上部反射防止膜及び前記下部反射防
    止膜の少なくとも一方を成膜する際には、 シリコン酸化窒化膜と、シリコン酸化窒化膜上に成膜
    されたシリコン酸化膜との2層膜からなる反射防止膜を
    成膜することを特徴とする請求項又は請求項2に記載
    の半導体装置の製造方法
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