JPH11214651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214651A JPH11214651A JP10011293A JP1129398A JPH11214651A JP H11214651 A JPH11214651 A JP H11214651A JP 10011293 A JP10011293 A JP 10011293A JP 1129398 A JP1129398 A JP 1129398A JP H11214651 A JPH11214651 A JP H11214651A
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Abstract
(57)【要約】
【課題】 薄膜フォトレジストによりリソグラフィのマ
ージン拡大を図ると共に、ハードマスクを用いて基板加
工を行うことにより、微細加工を可能とした半導体装置
の製造方法を提供する。 【解決手段】 基板１０に、窒化膜２２と酸化膜の積層
膜マスクを用いてキャパシタ用溝を形成する。酸化膜を
除去した後、窒化膜２２による段差が残る状態でキャパ
シタ用溝内にキャパシタ絶縁膜を介してキャパシタノー
ド３４を埋め込む。次に基板に酸化膜２４を表面が平坦
になるように形成し、この上にフォトレジスト２６を均
一厚みをもって塗布し露光してレジストパターンを形成
する。ＣＦ系ガスとＡｒガスを含むエッチングガスを用
いたＲＩＥにより酸化膜２４及びその下の窒化膜２２を
連続的にエッチングしてハードマスクを形成し、これを
用いて基板１０をエッチングして素子分離用溝２７を形
成する。
ージン拡大を図ると共に、ハードマスクを用いて基板加
工を行うことにより、微細加工を可能とした半導体装置
の製造方法を提供する。 【解決手段】 基板１０に、窒化膜２２と酸化膜の積層
膜マスクを用いてキャパシタ用溝を形成する。酸化膜を
除去した後、窒化膜２２による段差が残る状態でキャパ
シタ用溝内にキャパシタ絶縁膜を介してキャパシタノー
ド３４を埋め込む。次に基板に酸化膜２４を表面が平坦
になるように形成し、この上にフォトレジスト２６を均
一厚みをもって塗布し露光してレジストパターンを形成
する。ＣＦ系ガスとＡｒガスを含むエッチングガスを用
いたＲＩＥにより酸化膜２４及びその下の窒化膜２２を
連続的にエッチングしてハードマスクを形成し、これを
用いて基板１０をエッチングして素子分離用溝２７を形
成する。
Description
【０００１】
【発明の属する技術分野】この発明は、トレンチキャパ
シタ構造のＤＲＡＭ等の製造に適用して有用な半導体装
置の製造方法に関する。
シタ構造のＤＲＡＭ等の製造に適用して有用な半導体装
置の製造方法に関する。
【０００２】
【従来の技術】１トランジスタ／１キャパシタのメモリ
セルを有し、トレンチキャパシタ構造を有するＤＲＡＭ
の製造工程として、従来次のようなものが知られてい
る。まず、シリコン基板にシリコン窒化膜（ＳｉＮ膜）
とシリコン酸化膜（ＳｉＯ2膜）の積層膜によるハード
マスクをパターン形成し、このハードマスクを用いて基
板をエッチングして、後に形成される島状の素子形成領
域の端部に位置するようにキャパシタ用溝を加工する。
この溝には、側壁にキャパシタ絶縁膜を形成した後キャ
パシタノードとなるポリシリコン等を埋め込む。
セルを有し、トレンチキャパシタ構造を有するＤＲＡＭ
の製造工程として、従来次のようなものが知られてい
る。まず、シリコン基板にシリコン窒化膜（ＳｉＮ膜）
とシリコン酸化膜（ＳｉＯ2膜）の積層膜によるハード
マスクをパターン形成し、このハードマスクを用いて基
板をエッチングして、後に形成される島状の素子形成領
域の端部に位置するようにキャパシタ用溝を加工する。
この溝には、側壁にキャパシタ絶縁膜を形成した後キャ
パシタノードとなるポリシリコン等を埋め込む。
【０００３】図１４は、この様にしてシリコン基板１０
１にキャパシタ用溝１０３が形成され、この溝１０３に
ポリシリコン１０４が埋め込まれた状態を示している。
溝上部には、分離用のシリコン酸化膜１０５が形成さ
れ、このシリコン酸化膜１０５より下部の図では省略さ
れている部分にキャパシタ絶縁膜が形成されている。ハ
ードマスクとして用いられたシリコン窒化膜／シリコン
酸化膜の積層膜のうち、シリコン酸化膜は除去されて、
シリコン窒化膜１０２のみ残されている。
１にキャパシタ用溝１０３が形成され、この溝１０３に
ポリシリコン１０４が埋め込まれた状態を示している。
溝上部には、分離用のシリコン酸化膜１０５が形成さ
れ、このシリコン酸化膜１０５より下部の図では省略さ
れている部分にキャパシタ絶縁膜が形成されている。ハ
ードマスクとして用いられたシリコン窒化膜／シリコン
酸化膜の積層膜のうち、シリコン酸化膜は除去されて、
シリコン窒化膜１０２のみ残されている。
【０００４】この後、シリコン窒化膜１０２を残したま
ま、素子分離工程のために、図１５に示すように、反射
防止膜１０６を介してフォトレジスト１０７を塗布す
る。そしてこのフォトレジスト１０７を露光し、島状の
素子形成領域を覆うようにレジストパターンを形成し
て、図１６に示すように、素子分離領域のシリコン窒化
膜１０２及びシリコン基板１０１をエッチングして、素
子分離用溝１０８を加工する。
ま、素子分離工程のために、図１５に示すように、反射
防止膜１０６を介してフォトレジスト１０７を塗布す
る。そしてこのフォトレジスト１０７を露光し、島状の
素子形成領域を覆うようにレジストパターンを形成し
て、図１６に示すように、素子分離領域のシリコン窒化
膜１０２及びシリコン基板１０１をエッチングして、素
子分離用溝１０８を加工する。
【０００５】この後、形成された素子分離用溝１０８に
は素子分離用絶縁膜を埋め込み形成する。このようにし
て、互いに分離された各素子形成領域に、ＭＯＳトラン
ジスタを形成する。ＭＯＳトランジスタのゲート電極
は、複数の素子形成領域にまたがって連続的に配設され
て、これがワード線となる。その後、層間絶縁膜を堆積
し、コンタクト孔開けを行って、ビット線を配設する。
は素子分離用絶縁膜を埋め込み形成する。このようにし
て、互いに分離された各素子形成領域に、ＭＯＳトラン
ジスタを形成する。ＭＯＳトランジスタのゲート電極
は、複数の素子形成領域にまたがって連続的に配設され
て、これがワード線となる。その後、層間絶縁膜を堆積
し、コンタクト孔開けを行って、ビット線を配設する。
【０００６】
【発明が解決しようとする課題】上述した従来のトレン
チキャパシタ構造のＤＲＡＭ製造工程において、サブミ
クロン・ルール或いはサブクォーターミクロン・ルール
で微細加工を行う場合には、リソグラフィ技術のマージ
ンを大きいものとするために、０．６μｍ程度の薄膜フ
ォトレジストを用いることが必要になる。一般にＮＡの
大きい紫外線露光装置を用いて高解像度を得ようとする
と、焦点深度が小さくなるという関係があるため、０．
８μｍ以上といった厚いフォトレジストでは微細レジス
トパターンを十分な解像度でパターニングすることが難
しいからである。
チキャパシタ構造のＤＲＡＭ製造工程において、サブミ
クロン・ルール或いはサブクォーターミクロン・ルール
で微細加工を行う場合には、リソグラフィ技術のマージ
ンを大きいものとするために、０．６μｍ程度の薄膜フ
ォトレジストを用いることが必要になる。一般にＮＡの
大きい紫外線露光装置を用いて高解像度を得ようとする
と、焦点深度が小さくなるという関係があるため、０．
８μｍ以上といった厚いフォトレジストでは微細レジス
トパターンを十分な解像度でパターニングすることが難
しいからである。
【０００７】しかし、トレンチキャパシタ形成後の基板
表面には、図１４に示すようにシリコン窒化膜１０２に
よる段差があるため、この後のレジスト塗布工程で平坦
に塗布したフォトレジスト１０７の厚みは、シリコン窒
化膜１０２上で０．６μｍとしても、段差部分ではより
厚いものとなる。例えば、シリコン窒化膜１０２を０．
１５μｍ厚とし、溝１０３に埋め込んだポリシリコン１
０４の面位置が基板面から０．０５μｍ低いものとする
と、段差部分でフォトレジスト１０７は０．８μｍの厚
みとなる。リソグラフィのマージンは、フォトレジスト
の厚みで律速されるため、薄膜フォトレジストを用いた
程にはマージンの拡大がないことになる。
表面には、図１４に示すようにシリコン窒化膜１０２に
よる段差があるため、この後のレジスト塗布工程で平坦
に塗布したフォトレジスト１０７の厚みは、シリコン窒
化膜１０２上で０．６μｍとしても、段差部分ではより
厚いものとなる。例えば、シリコン窒化膜１０２を０．
１５μｍ厚とし、溝１０３に埋め込んだポリシリコン１
０４の面位置が基板面から０．０５μｍ低いものとする
と、段差部分でフォトレジスト１０７は０．８μｍの厚
みとなる。リソグラフィのマージンは、フォトレジスト
の厚みで律速されるため、薄膜フォトレジストを用いた
程にはマージンの拡大がないことになる。
【０００８】また、フォトレジスト１０７を０．６μｍ
程度の薄いものとすると、図１６に示す次の基板エッチ
ング工程にドライエッチングを用いたときに、フォトレ
ジスト１０７とシリコン基板１０１或いはシリコン窒化
膜１０２との間で大きな選択比をとることができないか
ら、所望の素子分離加工ができない、といった事態が生
じる。
程度の薄いものとすると、図１６に示す次の基板エッチ
ング工程にドライエッチングを用いたときに、フォトレ
ジスト１０７とシリコン基板１０１或いはシリコン窒化
膜１０２との間で大きな選択比をとることができないか
ら、所望の素子分離加工ができない、といった事態が生
じる。
【０００９】この発明は、上記事情を考慮してなされた
もので、段差がある基板上でのリソグラフィを平坦面で
行うようにしてマージン拡大を図るとともに、薄膜フォ
トレジストを用いたシリコン酸化膜／シリコン窒化膜の
積層膜エッチングを所定のガス条件のドライエッチング
で行うことにより、微細加工を可能とした半導体装置の
製造方法を提供することを目的としている。
もので、段差がある基板上でのリソグラフィを平坦面で
行うようにしてマージン拡大を図るとともに、薄膜フォ
トレジストを用いたシリコン酸化膜／シリコン窒化膜の
積層膜エッチングを所定のガス条件のドライエッチング
で行うことにより、微細加工を可能とした半導体装置の
製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板にシリコン窒化膜と第１の
シリコン酸化膜の積層膜からなる第１のハードマスクを
パターン形成する工程と、前記第１のハードマスクを用
いて前記半導体基板をエッチングして溝を形成する工程
と、前記第１のハードマスクのうち第１のシリコン酸化
膜を除去した後、前記シリコン窒化膜による段差が残る
状態で前記溝内に所定材料膜を埋め込む工程と、前記半
導体基板に第２のシリコン酸化膜を表面が平坦になるよ
うに形成する工程と、前記第２のシリコン酸化膜上にフ
ォトレジストを均一厚みをもって塗布しこれを露光して
フォトレジストパターンを形成する工程と、前記フォト
レジストパターンを用い、少なくともＣＦ系ガスとＡｒ
ガスを含むエッチングガスを用いた異方性ドライエッチ
ングにより前記第２のシリコン酸化膜及びその下のシリ
コン窒化膜を連続的にエッチングして第２のハードマス
クをパターン形成する工程と、前記第２のハードマスク
を用いて前記半導体基板を加工処理する工程と、を有す
ることを特徴とする。
置の製造方法は、半導体基板にシリコン窒化膜と第１の
シリコン酸化膜の積層膜からなる第１のハードマスクを
パターン形成する工程と、前記第１のハードマスクを用
いて前記半導体基板をエッチングして溝を形成する工程
と、前記第１のハードマスクのうち第１のシリコン酸化
膜を除去した後、前記シリコン窒化膜による段差が残る
状態で前記溝内に所定材料膜を埋め込む工程と、前記半
導体基板に第２のシリコン酸化膜を表面が平坦になるよ
うに形成する工程と、前記第２のシリコン酸化膜上にフ
ォトレジストを均一厚みをもって塗布しこれを露光して
フォトレジストパターンを形成する工程と、前記フォト
レジストパターンを用い、少なくともＣＦ系ガスとＡｒ
ガスを含むエッチングガスを用いた異方性ドライエッチ
ングにより前記第２のシリコン酸化膜及びその下のシリ
コン窒化膜を連続的にエッチングして第２のハードマス
クをパターン形成する工程と、前記第２のハードマスク
を用いて前記半導体基板を加工処理する工程と、を有す
ることを特徴とする。
【００１１】この発明に係る半導体装置の製造方法はま
た、半導体基板にシリコン窒化膜と第１のシリコン酸化
膜の積層膜からなる第１のハードマスクをパターン形成
する工程と、前記第１のハードマスクを用いて前記半導
体基板をエッチングしてキャパシタ用溝を形成する工程
と、前記第１のハードマスクのうち第１のシリコン酸化
膜を除去した後、前記シリコン窒化膜による段差が残る
状態で前記キャパシタ用溝内にキャパシタ絶縁膜を介し
てキャパシタノードとなる導電材料を埋め込んでＤＲＡ
Ｍセルのトレンチキャパシタを形成する工程と、前記半
導体基板に第２のシリコン酸化膜を表面が平坦になるよ
うに形成する工程と、前記第２のシリコン酸化膜上にフ
ォトレジストを均一厚みをもって塗布しこれを露光して
フォトレジストパターンを形成する工程と、前記フォト
レジストパターンを用い、少なくともＣＦ系ガスとＡｒ
ガスを含むエッチングガスを用いた異方性ドライエッチ
ングにより前記第２のシリコン酸化膜及びその下のシリ
コン窒化膜を連続的にエッチングして第２のハードマス
クをパターン形成する工程と、前記第２のハードマスク
を用いて前記半導体基板をエッチングして素子分離用溝
を形成する工程と、前記素子分離用溝に素子分離用絶縁
膜を埋め込み形成する工程と、前記第２のハードマスク
を除去して露出した前記半導体基板の素子形成領域にＤ
ＲＡＭセルのＭＯＳトランジスタを形成する工程とを有
することを特徴とする。
た、半導体基板にシリコン窒化膜と第１のシリコン酸化
膜の積層膜からなる第１のハードマスクをパターン形成
する工程と、前記第１のハードマスクを用いて前記半導
体基板をエッチングしてキャパシタ用溝を形成する工程
と、前記第１のハードマスクのうち第１のシリコン酸化
膜を除去した後、前記シリコン窒化膜による段差が残る
状態で前記キャパシタ用溝内にキャパシタ絶縁膜を介し
てキャパシタノードとなる導電材料を埋め込んでＤＲＡ
Ｍセルのトレンチキャパシタを形成する工程と、前記半
導体基板に第２のシリコン酸化膜を表面が平坦になるよ
うに形成する工程と、前記第２のシリコン酸化膜上にフ
ォトレジストを均一厚みをもって塗布しこれを露光して
フォトレジストパターンを形成する工程と、前記フォト
レジストパターンを用い、少なくともＣＦ系ガスとＡｒ
ガスを含むエッチングガスを用いた異方性ドライエッチ
ングにより前記第２のシリコン酸化膜及びその下のシリ
コン窒化膜を連続的にエッチングして第２のハードマス
クをパターン形成する工程と、前記第２のハードマスク
を用いて前記半導体基板をエッチングして素子分離用溝
を形成する工程と、前記素子分離用溝に素子分離用絶縁
膜を埋め込み形成する工程と、前記第２のハードマスク
を除去して露出した前記半導体基板の素子形成領域にＤ
ＲＡＭセルのＭＯＳトランジスタを形成する工程とを有
することを特徴とする。
【００１２】この発明において好ましくは、前記第２の
シリコン酸化膜として、有機オキシシランを原料とする
減圧ＣＶＤ法によるシリコン酸化膜，減圧ＣＶＤ法によ
るボロンドープのシリコン酸化膜の少なくとも一方が用
いられ、その場合に前記エッチングガスは、ＣＨＦ3、
ＣＦ4及びＡｒガスを含む混合ガスが用いられる。
シリコン酸化膜として、有機オキシシランを原料とする
減圧ＣＶＤ法によるシリコン酸化膜，減圧ＣＶＤ法によ
るボロンドープのシリコン酸化膜の少なくとも一方が用
いられ、その場合に前記エッチングガスは、ＣＨＦ3、
ＣＦ4及びＡｒガスを含む混合ガスが用いられる。
【００１３】この発明によると、シリコン窒化膜による
段差がある状態でシリコン窒化膜の開口部にトレンチキ
ャパシタ等が形成され、その後更に基板加工処理を行う
場合のリソグラフィ工程は、段差のある基板表面をシリ
コン酸化膜により平坦化してフォトレジストを均一厚み
をもって塗布して行われる。従って薄膜フォトレジスト
によるリソグラフィのマージン拡大が可能である。また
得られたフォトレジストパターンを用いて平坦化に用い
たシリコン酸化膜と下地のシリコン窒化膜の積層膜を、
ＣＦ系ガスとＡｒガスを含むエッチングガスを用いた異
方性ドライエッチングによりエッチングし、これにより
形成されたハードマスクを用いて素子分離溝形成等の次
の基板加工処理を行う。これにより、微細寸法の素子形
成領域を持つＤＲＡＭ等の製造が可能になる。
段差がある状態でシリコン窒化膜の開口部にトレンチキ
ャパシタ等が形成され、その後更に基板加工処理を行う
場合のリソグラフィ工程は、段差のある基板表面をシリ
コン酸化膜により平坦化してフォトレジストを均一厚み
をもって塗布して行われる。従って薄膜フォトレジスト
によるリソグラフィのマージン拡大が可能である。また
得られたフォトレジストパターンを用いて平坦化に用い
たシリコン酸化膜と下地のシリコン窒化膜の積層膜を、
ＣＦ系ガスとＡｒガスを含むエッチングガスを用いた異
方性ドライエッチングによりエッチングし、これにより
形成されたハードマスクを用いて素子分離溝形成等の次
の基板加工処理を行う。これにより、微細寸法の素子形
成領域を持つＤＲＡＭ等の製造が可能になる。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
を深いトレンチを用いたトレンチキャパシタ構造のＤＲ
ＡＭに適用した実施例を説明する。図１は、キャパシタ
用溝の形成工程の断面図である。シリコン基板１０はこ
の例ではｐ型層１１、ｎ−型層１２及びｐ型層１３から
なる。このシリコン基板１０に、６ｎｍ程度の熱酸化膜
２１を形成し、この上に減圧ＣＶＤ法又はスパッタ法に
より０．２２μｍ程度のシリコン窒化膜２２、更にＣＶ
Ｄ法により０．７μｍ程度のシリコン酸化膜２３を順次
積層形成する。この積層膜上にフォトレジスト（図示せ
ず）を塗布してリソグラフィ工程を行う。形成されたレ
ジストパターンを用いてシリコン酸化膜２３、シリコン
窒化膜２２及び熱酸化膜２１を順次エッチング除去す
る。これにより、シリコン窒化膜２２とシリコン酸化膜
２３の積層膜による第１のハードマスクが得られる。こ
のハードマスクのパターニング後、フォトレジストは除
去し、得られたハードマスクを用いて、ＲＩＥ法により
シリコン基板１０をエッチングして、図示のようなキャ
パシタ用溝３１を加工する。溝３１は例えば、７μｍ程
度の深いものとする。
を深いトレンチを用いたトレンチキャパシタ構造のＤＲ
ＡＭに適用した実施例を説明する。図１は、キャパシタ
用溝の形成工程の断面図である。シリコン基板１０はこ
の例ではｐ型層１１、ｎ−型層１２及びｐ型層１３から
なる。このシリコン基板１０に、６ｎｍ程度の熱酸化膜
２１を形成し、この上に減圧ＣＶＤ法又はスパッタ法に
より０．２２μｍ程度のシリコン窒化膜２２、更にＣＶ
Ｄ法により０．７μｍ程度のシリコン酸化膜２３を順次
積層形成する。この積層膜上にフォトレジスト（図示せ
ず）を塗布してリソグラフィ工程を行う。形成されたレ
ジストパターンを用いてシリコン酸化膜２３、シリコン
窒化膜２２及び熱酸化膜２１を順次エッチング除去す
る。これにより、シリコン窒化膜２２とシリコン酸化膜
２３の積層膜による第１のハードマスクが得られる。こ
のハードマスクのパターニング後、フォトレジストは除
去し、得られたハードマスクを用いて、ＲＩＥ法により
シリコン基板１０をエッチングして、図示のようなキャ
パシタ用溝３１を加工する。溝３１は例えば、７μｍ程
度の深いものとする。
【００１５】次に、図２に示すように、まず砒素ドープ
ポリシリコンをＣＶＤとドライエッチングにより溝３１
に所定深さに埋め込み、これを固相拡散源として用い
て、溝３１に沿ってプレート電極となるｎ型層３３を形
成する。一旦砒素ドープポリシリコンを除去して、溝３
１の側壁にキャパシタ絶縁膜３２を形成する。キャパシ
タ絶縁膜３２は例えば、減圧ＣＶＤ法によるシリコン窒
化膜とその表面に形成した酸化膜とからなるシリコン窒
化酸化膜（ＮＯ膜）である。そして再度砒素ドープポリ
シリコンを減圧ＣＶＤとドライエッチングにより溝３１
に所定深さに埋め込んで、その上部のキャパシタ絶縁膜
を除去し、そのあとにカラーとなるシリコン酸化膜３５
を、ＣＶＤとドライエッチングにより形成する。更に砒
素ドープポリシリコンをＣＶＤとドライエッチングによ
り溝３１に基板表面から約０．１２μｍの深さに埋め込
み、その上に露出しているシリコン酸化膜３５をＨＦ系
のウェットエッチングにより約０．１８μｍの深さまで
除去する。このシリコン酸化膜３５が除去された部分に
は、将来溝３１内のポリシリコン３４からの固相拡散に
より、ＭＯＳトランジスタの拡散層とキャパシタを接続
するための埋め込みストラップが形成される部分となる
ので、その深さの制御は重要である。そしてこの後、溝
３１内には、高抵抗ポリシリコンを、ＣＶＤとドライエ
ッチングにより基板表面から０．４μｍの深さに埋め込
む。これは、後述するように素子分離絶縁膜を埋め込ん
でその上に通過ワード線を配設したときに、通過ワード
線とキャパシタノードの短絡を確実に防止するためであ
る。
ポリシリコンをＣＶＤとドライエッチングにより溝３１
に所定深さに埋め込み、これを固相拡散源として用い
て、溝３１に沿ってプレート電極となるｎ型層３３を形
成する。一旦砒素ドープポリシリコンを除去して、溝３
１の側壁にキャパシタ絶縁膜３２を形成する。キャパシ
タ絶縁膜３２は例えば、減圧ＣＶＤ法によるシリコン窒
化膜とその表面に形成した酸化膜とからなるシリコン窒
化酸化膜（ＮＯ膜）である。そして再度砒素ドープポリ
シリコンを減圧ＣＶＤとドライエッチングにより溝３１
に所定深さに埋め込んで、その上部のキャパシタ絶縁膜
を除去し、そのあとにカラーとなるシリコン酸化膜３５
を、ＣＶＤとドライエッチングにより形成する。更に砒
素ドープポリシリコンをＣＶＤとドライエッチングによ
り溝３１に基板表面から約０．１２μｍの深さに埋め込
み、その上に露出しているシリコン酸化膜３５をＨＦ系
のウェットエッチングにより約０．１８μｍの深さまで
除去する。このシリコン酸化膜３５が除去された部分に
は、将来溝３１内のポリシリコン３４からの固相拡散に
より、ＭＯＳトランジスタの拡散層とキャパシタを接続
するための埋め込みストラップが形成される部分となる
ので、その深さの制御は重要である。そしてこの後、溝
３１内には、高抵抗ポリシリコンを、ＣＶＤとドライエ
ッチングにより基板表面から０．４μｍの深さに埋め込
む。これは、後述するように素子分離絶縁膜を埋め込ん
でその上に通過ワード線を配設したときに、通過ワード
線とキャパシタノードの短絡を確実に防止するためであ
る。
【００１６】この様にして、図２に示すように、キャパ
シタノード３４が埋め込み形成され、トレンチキャパシ
タ２０が得られる。以上のトレンチキャパシタ２０の形
成工程の間、シリコン窒化膜２２はキャパシタ領域外の
基板面を覆い、ポリシリコンその他の溝３１への複数回
の埋め込み工程でのエッチングストッパとしての働きを
する。以上のトレンチキャパシタ２０の形成後、図２に
示すようにシリコン窒化膜２２を残した状態で、次の素
子分離用溝を加工するためのリソグラフィ工程に入る。
シタノード３４が埋め込み形成され、トレンチキャパシ
タ２０が得られる。以上のトレンチキャパシタ２０の形
成工程の間、シリコン窒化膜２２はキャパシタ領域外の
基板面を覆い、ポリシリコンその他の溝３１への複数回
の埋め込み工程でのエッチングストッパとしての働きを
する。以上のトレンチキャパシタ２０の形成後、図２に
示すようにシリコン窒化膜２２を残した状態で、次の素
子分離用溝を加工するためのリソグラフィ工程に入る。
【００１７】なお、図２の段階で基板平面図は、図１１
のようになっている。破線で囲まれた領域が素子形成領
域３０（活性領域）として使用されるが、この段階では
未だ素子分離されていない。斜線を施して示したシリン
窒化膜２２の素子形成領域３０の端部に位置する開口部
にトレンチキャパシタ２０が形成されている。図２は、
図１１のＡ−Ａ′位置の断面を示している。
のようになっている。破線で囲まれた領域が素子形成領
域３０（活性領域）として使用されるが、この段階では
未だ素子分離されていない。斜線を施して示したシリン
窒化膜２２の素子形成領域３０の端部に位置する開口部
にトレンチキャパシタ２０が形成されている。図２は、
図１１のＡ−Ａ′位置の断面を示している。
【００１８】前述のように、トレンチキャパシタ２０が
形成された部分には、ほぼシリコン窒化膜２２の膜厚で
決まる０．２μｍ程度の段差があるから、リソグラフィ
工程に入る前に、図３に示すように、シリコン酸化膜２
４を堆積して表面を平坦化する。シリコン酸化膜２４は
例えば、有機オキシシランを原料とする減圧ＣＶＤ法に
よるシリコン酸化膜（以下、ＴＥＯＳ膜という）又は、
減圧ＣＶＤ法によるボロンドープのシリコン酸化膜（以
下、ＢＳＧ膜という）であり、膜厚は約０．３μｍとす
る。
形成された部分には、ほぼシリコン窒化膜２２の膜厚で
決まる０．２μｍ程度の段差があるから、リソグラフィ
工程に入る前に、図３に示すように、シリコン酸化膜２
４を堆積して表面を平坦化する。シリコン酸化膜２４は
例えば、有機オキシシランを原料とする減圧ＣＶＤ法に
よるシリコン酸化膜（以下、ＴＥＯＳ膜という）又は、
減圧ＣＶＤ法によるボロンドープのシリコン酸化膜（以
下、ＢＳＧ膜という）であり、膜厚は約０．３μｍとす
る。
【００１９】こうして平坦化された基板上に、図３に示
すように、有機絶縁膜からなる反射防止膜２５を形成
し、その上にフォトレジスト２６を０．６μｍ塗布す
る。そしてこのフォトレジスト２６を露光現像して、図
４に示すように素子形成領域を覆うレジストパターンを
形成する。薄膜フォトレジスト２６は基板上で均一厚み
を有するから、このリソグラフィは高解像度で行われ
る。図１２は、この段階での平面図を示しており、図４
は図１２のＡ−Ａ′位置の断面に対応する。
すように、有機絶縁膜からなる反射防止膜２５を形成
し、その上にフォトレジスト２６を０．６μｍ塗布す
る。そしてこのフォトレジスト２６を露光現像して、図
４に示すように素子形成領域を覆うレジストパターンを
形成する。薄膜フォトレジスト２６は基板上で均一厚み
を有するから、このリソグラフィは高解像度で行われ
る。図１２は、この段階での平面図を示しており、図４
は図１２のＡ−Ａ′位置の断面に対応する。
【００２０】そして、パターン形成されたフォトレジス
ト２６をマスクとして、少なくともＣＦ系ガスとＡｒガ
スを含む混合ガスを用いた異方性ドライエッチングてあ
るＲＩＥ法により、図５に示すように、素子分離領域の
反射防止膜２５、シリコン酸化膜２４及びシリコン窒化
膜２２を順次エッチング除去する。具体的に、シリコン
酸化膜２４がＴＥＯＳ膜の場合は、ＣＨＦ3／ＣＦ4／Ａ
ｒ／Ｏ2混合ガスをエッチングガスとして用い、シリコ
ン酸化膜２４がＢＳＧ膜の場合は、ＣＨＦ3／ＣＦ4／Ａ
ｒ混合ガスをエッチングガスとして用いる。
ト２６をマスクとして、少なくともＣＦ系ガスとＡｒガ
スを含む混合ガスを用いた異方性ドライエッチングてあ
るＲＩＥ法により、図５に示すように、素子分離領域の
反射防止膜２５、シリコン酸化膜２４及びシリコン窒化
膜２２を順次エッチング除去する。具体的に、シリコン
酸化膜２４がＴＥＯＳ膜の場合は、ＣＨＦ3／ＣＦ4／Ａ
ｒ／Ｏ2混合ガスをエッチングガスとして用い、シリコ
ン酸化膜２４がＢＳＧ膜の場合は、ＣＨＦ3／ＣＦ4／Ａ
ｒ混合ガスをエッチングガスとして用いる。
【００２１】好ましいエッチングガスの条件は、シリコ
ン酸化膜２４がＴＥＯＳ膜の場合は、ＣＨＦ3／ＣＦ4／
Ａｒ／Ｏ2＝５６／１４／７０／５［ＳＣＣＭ］であ
り、シリコン酸化膜２４がＢＳＧ膜の場合は、ＣＨＦ3
／ＣＦ4／Ａｒ＝５６／１４／７０［ＳＣＣＭ］であ
る。この条件を用いることにより、フォトレジスト２６
が０．６μｍという薄膜であっても、シリコン窒化膜２
２とシリコン酸化膜２４の積層膜を同時にエッチングす
ることができる。
ン酸化膜２４がＴＥＯＳ膜の場合は、ＣＨＦ3／ＣＦ4／
Ａｒ／Ｏ2＝５６／１４／７０／５［ＳＣＣＭ］であ
り、シリコン酸化膜２４がＢＳＧ膜の場合は、ＣＨＦ3
／ＣＦ4／Ａｒ＝５６／１４／７０［ＳＣＣＭ］であ
る。この条件を用いることにより、フォトレジスト２６
が０．６μｍという薄膜であっても、シリコン窒化膜２
２とシリコン酸化膜２４の積層膜を同時にエッチングす
ることができる。
【００２２】上述のエッチングガスを用いたシリコン酸
化膜２４及びシリコン窒化膜２２のエッチング工程で
は、エッチングの進行と同時に、Ｓｉ−Ｃ結合を含むあ
る種のポリマーが生成されてフォトレジスト２６の表面
や側面、更にエッチングされたシリコン酸化膜２４やシ
リコン窒化膜２２の側面に堆積するという反応が生じ、
これがフォトレジスト２６自身のエッチングの進行を抑
える働きをしている。このことが、薄膜フォトレジスト
での厚いシリコン酸化膜２４とシリコン窒化膜２２の積
層膜のエッチングを可能としている。特に、フォトレジ
スト２６やエッチングされたシリコン酸化膜２４の側面
に付着するポリマーは、横方向エッチングによる側面の
後退を抑えることになり、これにより、高精度のパター
ン転写が可能となっている。
化膜２４及びシリコン窒化膜２２のエッチング工程で
は、エッチングの進行と同時に、Ｓｉ−Ｃ結合を含むあ
る種のポリマーが生成されてフォトレジスト２６の表面
や側面、更にエッチングされたシリコン酸化膜２４やシ
リコン窒化膜２２の側面に堆積するという反応が生じ、
これがフォトレジスト２６自身のエッチングの進行を抑
える働きをしている。このことが、薄膜フォトレジスト
での厚いシリコン酸化膜２４とシリコン窒化膜２２の積
層膜のエッチングを可能としている。特に、フォトレジ
スト２６やエッチングされたシリコン酸化膜２４の側面
に付着するポリマーは、横方向エッチングによる側面の
後退を抑えることになり、これにより、高精度のパター
ン転写が可能となっている。
【００２３】以上のエッチング工程で残ったフォトレジ
スト２６はその後剥離する。続いて、パターニングされ
たシリコン酸化膜２４とシリコン窒化膜２２からなる第
２のハードマスクを用いて、ＮＦ3／Ａｒ混合ガスをエ
ッチングガスとして用いたＲＩＥ法によりシリコン基板
１０をエッチングし、図６に示すように約０．３５μｍ
の深さの素子分離用溝２７を形成する。なおこの実施例
では、シリコン基板エッチング前にフォトレジスト２６
を剥離したが、これを剥離することなく基板エッチング
を行ってもよい。この基板エッチング工程でシリコン窒
化膜２２上に残るシリコン酸化膜２４は、０．２μｍ程
度である。この残されたシリコン酸化膜２４は、ＨＦ系
のウェットエッチングにより除去する。
スト２６はその後剥離する。続いて、パターニングされ
たシリコン酸化膜２４とシリコン窒化膜２２からなる第
２のハードマスクを用いて、ＮＦ3／Ａｒ混合ガスをエ
ッチングガスとして用いたＲＩＥ法によりシリコン基板
１０をエッチングし、図６に示すように約０．３５μｍ
の深さの素子分離用溝２７を形成する。なおこの実施例
では、シリコン基板エッチング前にフォトレジスト２６
を剥離したが、これを剥離することなく基板エッチング
を行ってもよい。この基板エッチング工程でシリコン窒
化膜２２上に残るシリコン酸化膜２４は、０．２μｍ程
度である。この残されたシリコン酸化膜２４は、ＨＦ系
のウェットエッチングにより除去する。
【００２４】このＨＦ系のウェットエッチング工程で
は、紙面に垂直な方向の側面に露出するシリコン窒化膜
２２の下地の熱酸化膜２１の横方向エッチングが生じ、
この横方向エッチングが大きいと、後に形成される素子
の特性劣化の原因となる。この対策のためには、シリコ
ン酸化膜２４としてＢＳＧ膜を用いることが好ましい。
ＢＳＧ膜は、熱酸化膜に対してウェットエッチングの選
択比が大きく、横方向エッチングを抑えることができる
からである。
は、紙面に垂直な方向の側面に露出するシリコン窒化膜
２２の下地の熱酸化膜２１の横方向エッチングが生じ、
この横方向エッチングが大きいと、後に形成される素子
の特性劣化の原因となる。この対策のためには、シリコ
ン酸化膜２４としてＢＳＧ膜を用いることが好ましい。
ＢＳＧ膜は、熱酸化膜に対してウェットエッチングの選
択比が大きく、横方向エッチングを抑えることができる
からである。
【００２５】そして、シリコン基板表面に熱酸化膜を形
成した後、減圧ＣＶＤ法によりシリコン酸化膜を堆積
し、シリコン窒化膜２２をエッチングストッパとしてＣ
ＭＰ処理を行って平坦化して、図７に示すように、シリ
コン窒化膜２２とほぼ同じ面位置になるように素子分離
絶縁膜であるＳＴＩ（Shllow Trench Isolation ）膜２
８を埋め込み形成する。この状態で、イオン注入により
各素子領域のウェル形成を行う（図示しない）。
成した後、減圧ＣＶＤ法によりシリコン酸化膜を堆積
し、シリコン窒化膜２２をエッチングストッパとしてＣ
ＭＰ処理を行って平坦化して、図７に示すように、シリ
コン窒化膜２２とほぼ同じ面位置になるように素子分離
絶縁膜であるＳＴＩ（Shllow Trench Isolation ）膜２
８を埋め込み形成する。この状態で、イオン注入により
各素子領域のウェル形成を行う（図示しない）。
【００２６】この後、シリコン窒化膜２２をリン酸によ
りエッチング除去して素子形成領域の基板面を露出さ
せ、ＭＯＳトランジスタ形成工程に入る。なお図７の状
態からシリコン窒化膜２２をエッチング除去すると、素
子分離領域のＳＴＩ膜２８が凸状になるが、この凸を小
さくするために、予めＳＴＩ膜２８の表面をリセスして
おくことが好ましい。図８以降の図面は、ここまでの図
面に比べて縮小して示している。まず図８に示すよう
に、ゲート酸化膜４１を形成した後、ポリシリコン膜４
２ａ及びＷＳｉ膜４２ｂの積層膜によるゲート電極４２
をシリコン窒化膜４３をマスクとしてパターン形成し、
シリコン窒化膜による側壁絶縁膜４４を形成した後、イ
オン注入によりソース，ドレインのｎ＋型拡散層４６，
４７を形成する。一方の拡散層４７は、キャパシタノー
ド３４からの横方向拡散により形成される拡散層４８を
介して、キャパシタノード３４に接続される。
りエッチング除去して素子形成領域の基板面を露出さ
せ、ＭＯＳトランジスタ形成工程に入る。なお図７の状
態からシリコン窒化膜２２をエッチング除去すると、素
子分離領域のＳＴＩ膜２８が凸状になるが、この凸を小
さくするために、予めＳＴＩ膜２８の表面をリセスして
おくことが好ましい。図８以降の図面は、ここまでの図
面に比べて縮小して示している。まず図８に示すよう
に、ゲート酸化膜４１を形成した後、ポリシリコン膜４
２ａ及びＷＳｉ膜４２ｂの積層膜によるゲート電極４２
をシリコン窒化膜４３をマスクとしてパターン形成し、
シリコン窒化膜による側壁絶縁膜４４を形成した後、イ
オン注入によりソース，ドレインのｎ＋型拡散層４６，
４７を形成する。一方の拡散層４７は、キャパシタノー
ド３４からの横方向拡散により形成される拡散層４８を
介して、キャパシタノード３４に接続される。
【００２７】なおゲート電極４２は、複数の素子領域に
またがって紙面に垂直方向に連続的に配設されてワード
線となる。その平面図を図１３に示す。図８は、図１３
のＡ−Ａ′位置の断面に対応する。
またがって紙面に垂直方向に連続的に配設されてワード
線となる。その平面図を図１３に示す。図８は、図１３
のＡ−Ａ′位置の断面に対応する。
【００２８】その後、図９に示すように、層間絶縁膜５
１を形成し、これにビット線コンタクト孔を加工し、こ
のコンタクト孔にポリシリコン５２を表面が平坦になる
ように埋め込んだ後、Ｗ膜によるビット線５３を形成す
る。
１を形成し、これにビット線コンタクト孔を加工し、こ
のコンタクト孔にポリシリコン５２を表面が平坦になる
ように埋め込んだ後、Ｗ膜によるビット線５３を形成す
る。
【００２９】その後更に、図１０に示すように、層間絶
縁膜５４を堆積し、この上にワード線を裏打ちする第１
層Ａｌ配線５５を形成し、更に層間絶縁膜５６を堆積し
て第２層Ａｌ配線５７を形成し、最後にパシベーション
膜５８を形成して、ＤＲＡＭが完成する。
縁膜５４を堆積し、この上にワード線を裏打ちする第１
層Ａｌ配線５５を形成し、更に層間絶縁膜５６を堆積し
て第２層Ａｌ配線５７を形成し、最後にパシベーション
膜５８を形成して、ＤＲＡＭが完成する。
【００３０】以上のようにこの実施例では、トレンチキ
ャパシタ形成後のシリコン窒化膜２２による段差がある
状態で、次の素子分離溝加工のための薄膜フォトレジス
トによるリソグラフィを行うために、図３で説明したよ
うにシリコン酸化膜２４により基板を平坦化している。
これにより、薄膜フォトレジスト２６を基板面上で均一
厚みとすることができ、高解像度のリソグラフィが可能
となる。またパターニングれたフォトレジスト２６を用
いたシリコン酸化膜２４とシリコン窒化膜２２のエッチ
ング工程には、ＣＨＦ3／ＣＦ4／Ａｒを含むエッチング
ガスを用いたＲＩＥを用いており、このエッチングガス
条件を最適設定することにより、フォトレジスト２６が
０．６μｍという薄いものであっても、素子分離溝加工
のためのシリコン酸化膜／シリコン窒化膜の積層膜によ
るハードマスクを高精度にパターン加工することができ
る。そして、このハードマスクを用いて素子分離用の基
板エッングを行うことにより、基板エッチングの選択比
を十分大きくとることができ、高精度の基板加工ができ
る。
ャパシタ形成後のシリコン窒化膜２２による段差がある
状態で、次の素子分離溝加工のための薄膜フォトレジス
トによるリソグラフィを行うために、図３で説明したよ
うにシリコン酸化膜２４により基板を平坦化している。
これにより、薄膜フォトレジスト２６を基板面上で均一
厚みとすることができ、高解像度のリソグラフィが可能
となる。またパターニングれたフォトレジスト２６を用
いたシリコン酸化膜２４とシリコン窒化膜２２のエッチ
ング工程には、ＣＨＦ3／ＣＦ4／Ａｒを含むエッチング
ガスを用いたＲＩＥを用いており、このエッチングガス
条件を最適設定することにより、フォトレジスト２６が
０．６μｍという薄いものであっても、素子分離溝加工
のためのシリコン酸化膜／シリコン窒化膜の積層膜によ
るハードマスクを高精度にパターン加工することができ
る。そして、このハードマスクを用いて素子分離用の基
板エッングを行うことにより、基板エッチングの選択比
を十分大きくとることができ、高精度の基板加工ができ
る。
【００３１】以上により、サブミクロン或いはサブクォ
ーターミクロンのデザインルールでトレンチキャパシタ
構造のＤＲＡＭを高精度に作ることが可能になる。この
発明は、ＤＲＡＭの製造に限られるものではなく、類似
の基板加工工程を必要とする他の半導体装置の製造に同
様に適用することが可能である。
ーターミクロンのデザインルールでトレンチキャパシタ
構造のＤＲＡＭを高精度に作ることが可能になる。この
発明は、ＤＲＡＭの製造に限られるものではなく、類似
の基板加工工程を必要とする他の半導体装置の製造に同
様に適用することが可能である。
【００３２】
【発明の効果】以上述べたようにこの発明によれば、リ
ソグラフィ工程をシリコン酸化膜で平坦化した基板面で
行うようにすると共に、フォトレジストパターンによる
シリコン酸化膜／シリコン窒化膜の積層膜エッチングを
所定のガス条件の異方性ドライエッチングで行ってその
後の基板加工処理のハードマスクを形成することによ
り、その後の基板加工処理を高精度に行うことが可能に
なる。特にこの発明をトレンチキャパシタ構造のＤＲＡ
Ｍの製造に適用すれば、微細なデザインルールでのＤＲ
ＡＭ製造が可能になる。
ソグラフィ工程をシリコン酸化膜で平坦化した基板面で
行うようにすると共に、フォトレジストパターンによる
シリコン酸化膜／シリコン窒化膜の積層膜エッチングを
所定のガス条件の異方性ドライエッチングで行ってその
後の基板加工処理のハードマスクを形成することによ
り、その後の基板加工処理を高精度に行うことが可能に
なる。特にこの発明をトレンチキャパシタ構造のＤＲＡ
Ｍの製造に適用すれば、微細なデザインルールでのＤＲ
ＡＭ製造が可能になる。
【図１】この発明の一実施例によるＤＲＡＭのキャパシ
タ用溝形成工程の断面図である。
タ用溝形成工程の断面図である。
【図２】同実施例のキャパシタノード埋め込み工程の断
面図である。
面図である。
【図３】同実施例において基板を平坦化してフォトレジ
ストを塗布した状態の断面図である。
ストを塗布した状態の断面図である。
【図４】同実施例においてフォトレジストをパターン形
成した状態の断面図である。
成した状態の断面図である。
【図５】同実施例においてレジストパターンを用いてシ
リコン酸化膜／シリコン窒化膜をエッチングした状態の
断面図である。
リコン酸化膜／シリコン窒化膜をエッチングした状態の
断面図である。
【図６】同実施例において、シリコン酸化膜／シリコン
窒化膜のハードマスクを用いて素子分離用溝を形成した
状態の断面図である。
窒化膜のハードマスクを用いて素子分離用溝を形成した
状態の断面図である。
【図７】同実施例において、素子分離絶縁膜を埋め込ん
だ状態の断面図である。
だ状態の断面図である。
【図８】同実施例において、ＭＯＳトランジスタを形成
した状態の断面図である。
した状態の断面図である。
【図９】同実施例において、ビット線を形成した状態の
断面図である。
断面図である。
【図１０】同実施例におけるＤＲＡＭ完成後の断面図で
ある。
ある。
【図１１】図２の工程に対応する基板平面図である。
【図１２】図４の工程に対応する基板平面図である。
【図１３】図８の工程に対応する基板平面図である。
【図１４】従来のＤＲＡＭ製造工程におけるキャパシタ
ノード埋め込み工程の断面図である。
ノード埋め込み工程の断面図である。
【図１５】従来のＤＲＡＭ製造工程における素子分離溝
加工のためのリソグラフィ工程を示す断面図である。
加工のためのリソグラフィ工程を示す断面図である。
【図１６】従来のＤＲＡＭ製造工程における素子分離溝
加工のためのリソグラフィ工程を示す断面図である。
加工のためのリソグラフィ工程を示す断面図である。
１０…シリコン基板、２２…シリコン窒化膜、２３…シ
リコン酸化膜、３１…キャパシタ用溝、３２…キャパシ
タ絶縁膜、３３…ｎ型層、３４…キャパシタノード、２
０…トレンチキャパシタ、２６…フォトレジスト、２７
…素子分離用溝、２８…ＳＴＩ膜、４０…ＭＯＳトラン
ジスタ。
リコン酸化膜、３１…キャパシタ用溝、３２…キャパシ
タ絶縁膜、３３…ｎ型層、３４…キャパシタノード、２
０…トレンチキャパシタ、２６…フォトレジスト、２７
…素子分離用溝、２８…ＳＴＩ膜、４０…ＭＯＳトラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早坂 伸夫 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (3)
- 【請求項１】 半導体基板にシリコン窒化膜と第１のシ
リコン酸化膜の積層膜からなる第１のハードマスクをパ
ターン形成する工程と、 前記第１のハードマスクを用いて前記半導体基板をエッ
チングして溝を形成する工程と、 前記第１のハードマスクのうち第１のシリコン酸化膜を
除去した後、前記シリコン窒化膜による段差が残る状態
で前記溝内に所定材料膜を埋め込む工程と、 前記半導体基板に第２のシリコン酸化膜を表面が平坦に
なるように形成する工程と、 前記第２のシリコン酸化膜上にフォトレジストを均一厚
みをもって塗布しこれを露光してフォトレジストパター
ンを形成する工程と、 前記フォトレジストパターンを用い、少なくともＣＦ系
ガスとＡｒガスを含むエッチングガスを用いた異方性ド
ライエッチングにより前記第２のシリコン酸化膜及びそ
の下のシリコン窒化膜を連続的にエッチングして第２の
ハードマスクをパターン形成する工程と、 前記第２のハードマスクを用いて前記半導体基板を加工
処理する工程と、を有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板にシリコン窒化膜と第１のシ
リコン酸化膜の積層膜からなる第１のハードマスクをパ
ターン形成する工程と、 前記第１のハードマスクを用いて前記半導体基板をエッ
チングしてキャパシタ用溝を形成する工程と、 前記第１のハードマスクのうち第１のシリコン酸化膜を
除去した後、前記シリコン窒化膜による段差が残る状態
で前記キャパシタ用溝内にキャパシタ絶縁膜を介してキ
ャパシタノードとなる導電材料を埋め込んでＤＲＡＭセ
ルのトレンチキャパシタを形成する工程と、 前記半導体基板に第２のシリコン酸化膜を表面が平坦に
なるように形成する工程と、 前記第２のシリコン酸化膜上にフォトレジストを均一厚
みをもって塗布しこれを露光してフォトレジストパター
ンを形成する工程と、 前記フォトレジストパターンを用い、少なくともＣＦ系
ガスとＡｒガスを含むエッチングガスを用いた異方性ド
ライエッチングにより前記第２のシリコン酸化膜及びそ
の下のシリコン窒化膜を連続的にエッチングして第２の
ハードマスクをパターン形成する工程と、 前記第２のハードマスクを用いて前記半導体基板をエッ
チングして素子分離用溝を形成する工程と、 前記素子分離用溝に素子分離用絶縁膜を埋め込み形成す
る工程と、 前記第２のハードマスクを除去して露出した前記半導体
基板の素子形成領域にＤＲＡＭセルのＭＯＳトランジス
タを形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項３】 前記第２のシリコン酸化膜は、有機オキ
シシランを原料とする減圧ＣＶＤ法によるシリコン酸化
膜，減圧ＣＶＤ法によるボロンドープのシリコン酸化膜
の少なくとも一方であり、 前記エッチングガスは、ＣＨＦ3、ＣＦ4及びＡｒガスを
含む混合ガスであることを特徴とする請求項１又は２に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01129398A JP3665701B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01129398A JP3665701B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214651A true JPH11214651A (ja) | 1999-08-06 |
| JP3665701B2 JP3665701B2 (ja) | 2005-06-29 |
Family
ID=11773959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01129398A Expired - Fee Related JP3665701B2 (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3665701B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258426A (ja) * | 2006-03-23 | 2007-10-04 | Tokyo Electron Ltd | プラズマエッチング方法 |
| US7504299B2 (en) | 2004-01-30 | 2009-03-17 | International Business Machines Corporation | Folded node trench capacitor |
| US11776817B2 (en) | 2020-08-11 | 2023-10-03 | Tokyo Electron Limited | Pattern forming method |
-
1998
- 1998-01-23 JP JP01129398A patent/JP3665701B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7504299B2 (en) | 2004-01-30 | 2009-03-17 | International Business Machines Corporation | Folded node trench capacitor |
| JP2007258426A (ja) * | 2006-03-23 | 2007-10-04 | Tokyo Electron Ltd | プラズマエッチング方法 |
| TWI401741B (zh) * | 2006-03-23 | 2013-07-11 | Tokyo Electron Ltd | Plasma etching method |
| US11776817B2 (en) | 2020-08-11 | 2023-10-03 | Tokyo Electron Limited | Pattern forming method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3665701B2 (ja) | 2005-06-29 |
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