JPH0669352A - 高集積半導体装置のコンタクトの製造方法 - Google Patents

高集積半導体装置のコンタクトの製造方法

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JPH0669352A
JPH0669352A JP4333052A JP33305292A JPH0669352A JP H0669352 A JPH0669352 A JP H0669352A JP 4333052 A JP4333052 A JP 4333052A JP 33305292 A JP33305292 A JP 33305292A JP H0669352 A JPH0669352 A JP H0669352A
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    • H10B12/05—Making the transistor

Abstract

(57)【要約】 【構成】 高集積半導体装置素子の製造工程において、
ビットライン及び電荷貯蔵電極をＭＯＳトランジスタの
ソース／ドレインにコンタクトするとき、コンタクトホ
ール形成工程での工程マージンが小さいので、ワードラ
イン又はビットラインが損傷を受けることを防止するた
めに自己整列コンタクト形成方法でつくられたコンタク
トホールに、ポリシリコンを満たし入れてコンタクトパ
ッドを形成させ、素子分離酸化膜の上部にはＳＯＧ、Ｂ
ＰＳＧ、ＴＥＯＳ、ＰＥＣＶＤオクサイド等の平坦化用
酸化膜を形成させて半導体装置製造工程中、障害となる
段差の発生を最小化した。 【効果】 段差を最小とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積半導体装置の製造
工程に関するもので、特に自己整合（Ｓｅｌｆ−ａｌｉ
ｇｎｅｄ）コンタクト方式を利用して比較的に簡単な工
程で高集積半導体装置のコンタクトを製造する方法に関
するものである。
【０００２】
【従来の技術】デバイスの集積度が高くなるほど単位セ
ルが占める面積は減少することになる。セル面積を縮小
させるためにはワードライン及びビットライン自体の幅
及びライン間の間隔を更に縮小させるべきだが、特にデ
ザインルールが０．４μｍ以下の６４Ｍ ＤＲＡＭ級以
上の高集積デバイスでは、ライン間のスペースがあまり
少ないので既存のダイレクトコンタクト形成方法でビッ
トラインコンタクト、又は電荷貯蔵電極用コンタクトを
形成するのに容易でない。したがって、大部分の会社で
は自己整合コンタクト方法を使用しているが、集積度が
高くなるほどコンタクトエッチング時にエスペクト比
（Ａｓｐｅｃｔ Ｒａｔｉｏ）が甚だ大きくなり、エッ
チング工程を実行するのに難しさが多くあるのみなら
ず、ワードラインとビットラインのショート、ワードラ
イン又はビットラインと電荷貯蔵用電極とのショート、
配線金属ラインの断絶、抵抗の増加等が発生する問題が
生じている。
【０００３】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するために、自己整合コンタクト形成方法でつく
られたワードラインとワードラインとの間のコンタクト
ホールにコンタクトパッドを形成し、素子分離酸化膜の
上部には、ＳＯＧ、ＢＰＳＧ、ＴＥＯＳ、ＰＥＣＶＤオ
クサイド等の平坦化用酸化膜を形成して、段差を最小化
した半導体装置のコンタクト製造方法を提供するのにそ
の目的がある。
【０００４】
【課題を解決するための手段と作用】本発明の一つの実
施例による半導体装置のコンタクト製造方法は、シリコ
ン基板上位にゲート電極、ソース及びドレインを含める
ＭＯＳトランジスタと、素子分離酸化膜を形成する段階
と；上記ＭＯＳトランジスタ、素子分離酸化膜を全部覆
う第１絶縁層を形成する段階と；第１絶縁層の上に感光
性ポリイミドを平坦に塗布した後、ソース及びドレイン
上部のコンタクト領域にのみポリイミドパターンが残る
ようにパターニングする段階と；上記ポリイミドパター
ンを含める全体構造の上に第２絶縁層を厚く形成した
後、上記ポリイミドパターン最上部面が露出されるまで
エッチバックして第２絶縁層パターンを平坦に形成する
段階と；露出されたポリイミドパターンをプラズマエッ
チングで除去する段階と；上記プラズマエッチング工程
により露出された第１絶縁層をブランケトエッチングし
て、ゲート電極側壁にスペースを形成すると同時にソー
ス及びドレインが露出されたコンタクト領域を形成する
段階と；全体構造の上にポリシリコン層を厚く蒸着した
後、上記第２絶縁層パターンの上部面が露出されるまで
エッチバックしてドレイン及びソースに各々接続された
多数のポリシリコンパッドを形成する段階と；上記ポリ
シリコンパッドを含めた全体構造の上に第３絶縁層を積
層する段階と；コンタクト領域で予定された部位の第３
絶縁層を除去しポリシリコンパッドを露出させた後、ポ
リシリコンパッドと接続する導電層をその上に蒸着する
段階を含めて、上部に蒸着される導電層がコンタクトホ
ール内に満たされたポリシリコンパッドを通してソース
又はドレインにコンタクトされるようにする。
【０００５】本発明の第２実施例による半導体装置のコ
ンタクト製造方法は、シリコン基板にゲート電極、ソー
ス及びドレインを揃えたＭＯＳトランジスタと、素子分
離酸化膜を形成する段階と、上記ＭＯＳトランジスタ、
素子分離酸化膜を全部覆う第５絶縁層を形成する段階
と；第５絶縁層の上に第６絶縁層を平坦に形成した後、
第５絶縁層より第６絶縁層のエッチング選択比を高くし
たエッチバック工程で第５絶縁層上部表面が十分に露出
される程度に第６絶縁層エッチングする段階と；全体的
に第７絶縁層を蒸着した後、マスクパターン工程を通し
てピットラインコンタクト及び電荷貯蔵電極コンタクト
領域の第７絶縁層を除去した第７絶縁層パターンを形成
する段階と；第７絶縁層パターン側壁に第８絶縁層スペ
ーサを形成する段階と；露出された第６絶縁層を除去し
た後、ブランケトエッチングで上記第６絶縁層の下の第
５絶縁層を除去してコンタクトホールを形成する段階
と；上記コンタクトホールを含める全体構造の上部にド
ープド（ｄｏｐｅｄ）ポリシリコン層を厚く蒸着した
後、エッチバック工程で予定された厚さをエッチングし
てコンタクトホールにポリシリコンコンタクトを形成す
る段階を含める。
【０００６】
【実施例】以下、本発明を添付した図面を参照して詳細
に説明することにする。
【０００７】図１〜図６は本発明の第１実施例によるコ
ンタクト製造工程を図示したものである。
【０００８】図１は公知の技術を使用してシリコン基板
（１）に素子分離酸化膜（３）、ゲート酸化膜（４）、
ソース／ドレイン（２Ａ，２Ｂ）、ゲート電極（５）、
ゲート電極マスクオクサイド（６）を形成した後、全体
構造の上部に第１絶縁層（７）、例えばオクサイド層を
形成した状態を図示したものである。
【０００９】次に図２に示したように、全体構造の上部
に感光性ポリイミド（８）を塗布した後露光及び現像工
程で所定のポリイミド（８）を除去するが、ビットライ
ンコンタクト領域と電荷貯蔵用電極のコンタクト領域に
はポリイミド（８）を残してポリイミドパターン（８
Ａ）を形成する。ここで感光性ポリイミドの代りにフォ
トレジストを使用することも可能である。
【００１０】更に図３に示した如く、全体構造の上部に
第２絶縁層（９）を、例えばＬＴＯ（Ｌｏｗ Ｔｅｍｐ
ｅｒａｔｕｒｅ Ｏｘｉｄｅ）、ＰＥＣＶＤオクサイ
ド、ＳＯＧ、ＢＰＳＧ又はＴＥＯＳを十分に厚く形成し
た後、上記ポリイミドパターン（８Ａ）の最上部面が露
出されるまでエッチバックして、第２絶縁層パターン
（９Ａ）が平坦に形成するようにする。
【００１１】次には、追後ビットラインコンタクト領域
と電荷貯蔵電極用コンタクト領域でなるソース及びドレ
イン（２Ａ及び２Ｂ）上部のポリイミドパターン（８
Ａ）をプラズマエッチングで除去し、露出されるポリイ
ミドパターン（８Ａ）下部の第１絶縁層（７）もブラン
ケトエッチングで除去してソース及びドレイン（２Ａ及
び２Ｂ）を露出させ、ゲート電極（５）側壁には第１絶
縁層スペーサ（７Ａ）が残るようにする。その後、露出
された構造全体にポリシリコン層（１０）を厚く蒸着さ
せて図４の如く形成する。ポリシリコン層（１０）はソ
ース、ドレイン（２Ａ，２Ｂ）に接続され後続工程でコ
ンタクトパッドに使用される。次の段階はポリシリコン
層（１０）をエッチバック工程で上記第２絶縁層（９）
の最上部面まで除去して、ソース／ドレイン（２Ａ，２
Ｂ）に各々接続された多数のポリシリコンパッド（１０
Ａ）を形成する。更に全体構造上部に絶縁層（１１）を
積層した後、ビットラインコンタクトマスク（図示せ
ず）工程で絶縁層（１１）をパターニングして、ソース
（２Ａ）に接続されたコンタクトパッド（１０Ａ）を露
出させ、更に全体的に導電層（１２）、例えばポリサイ
ド材質を形成し、その上部にマスク用第３絶縁層（１
３）、例えばオクサイドを積層した後、ビットラインマ
スク（図示せず）工程を通してパターニングしてビット
ライン（１２Ａ）とビットラインマスク用オクサイドパ
ターン（１３Ａ）を形成した後、全体構造上部に第４絶
縁層（１４）を形成して図５の如くつくる。
【００１２】図６は上記第４絶縁層（１４）をブランケ
トエッチングしてビットライン（１２Ａ）の側壁にスペ
ーサ（１４Ａ）を形成するが、そのエッチング工程はド
レイン（２Ｂ）に接続されたポリシリコンパッド（１０
Ａ）が露出されるようにオーバエッチングした後、その
上に電荷貯蔵用電極導電層（１５）を蒸着した状態を図
示したものである。以後の工程は公知された技術で電荷
貯蔵電極、誘電体、プレイト電極を形成する段階に進行
される。
【００１３】次には、図７〜図１４を参考にして本発明
の第２実施例に対して説明する。
【００１４】図７は公知の技術でシリコン基板（２１）
上部に素子分離酸化膜（２３）、ゲート酸化（２４）、
ゲート電極（２８）、マスクオクサイド層（２６）、ス
ペーサオクサイド（２７）、ソース／ドレイン（２２
Ａ，２２Ｂ）を各々形成した状態を図示した半導体装置
の断面図である。
【００１５】先ず、図８に示した如く、全体的に第５絶
縁層（２８）を所定の厚さで形成した後、その上に平坦
化のための第６絶縁層（２９）を所定の厚さで蒸着し、
フロー（Ｆｌｏｗ）させて平坦に形成する。第５絶縁層
にはシリコンオクサイド又はシリコンナイトライドを使
用することができ、第６絶縁層は第５絶縁層とのエッチ
ング選択比を考慮してＢＰＳＧを使用することが好まし
い。
【００１６】次はＮＨ４ＯＨクリーニング（Ｃｌｅａｎ
ｉｎｇ）あるいはＨＦ（又はＢＯＥ）ディプ（ＤＩＰ）
工程でマスクオクサイド層（２６）上の第５絶縁層（２
８）の上部面レベルより下までＢＰＳＧ層（２９）をエ
ッチバック（Ｅｔｃｈ Ｂａｃｋ）して、後程にコンタ
クトホールが形成される領域のゲート電極（２５）の間
の凹部（２９Ａ）にのみＢＰＳＧ層が所定の厚さで残る
ようにする。ＮＨ４ＯＨクリーニング工程、又はＨＦ
（又はＢＯＥ）ディプ工程でエッチングをすることにな
れば、第５絶縁層で使用されたシリコンオクサイド又は
シリコンナイトライドより第６絶縁層に使用されたＢＰ
ＳＧのエッチング選択比が甚だ大きいので、ＢＰＳＧ層
（２９）だけ除去されシリコンオクサイド又はシリコン
ナイトライド（２８）は殆どエッチングされない。例え
ば、ＮＨ４ＯＨクリーニング時、ＴＥＯＳ：ＢＰＳＧの
エッチング選択比は約１：１０〜１００、ＨＴＯ：ＢＰ
ＳＧのエッチング選択比は約１：１００以上であり、Ｈ
Ｆ（又はＢＯＥ）ディプ工程時シリコンナイトライド：
ＢＰＳＧのエッチング選択比は約１：１００以上であ
る。更に全体構造の上部に第５絶縁層の如き材質の第７
絶縁層（３０）を蒸着させた後、コンタクトマスクを利
用してビットラインコンタクト及び電荷貯蔵電極コンタ
クト領域のシリコンオクサイド層（３０）をエッチング
除去し、第７オクサイド層パターン（３０Ａ）を形成し
て、コンタクトマスクで使用したフォトレジストを除去
した後、全体構造の上にシリコンオクサイド又はシリコ
ンナイトライドで第８絶縁層（３１）を所定の厚さで積
層して図９の如く形成する。
【００１７】次は、図１０に示した如く、第８絶縁層
（３１）をエッチングし第７絶縁層パターン（３０Ａ）
の側壁部に第８絶縁層スペーサ（３１Ａ）を形成させ、
この際オーバエッチ（Ｏｖｅｒ Ｅｔｃｈ）してコンタ
クト領域の凹部にあるＢＰＳＧ層（２９Ａ）を所定の厚
さほど除去する。オクサイドスペーサ（３１Ａ）はコン
タクトサイズを縮小させるためのものである。
【００１８】図１１は図１０工程後に露出された第５絶
縁層（２８）、第７絶縁層パターン（３０Ａ）、第８オ
クサイドスペーサ（３１Ａ）をマスクとして残っている
ＢＰＳＧ層（２９Ａ）をＮＨ４ＯＨクリーニング又はＨ
Ｆディプ（ＤＩＰ）工程でエッチングして除去した後、
ＢＰＳＧ層（２９Ａ）の下にあった第５絶縁層（２８）
をブランケトエッチング工程で除去して、ソース／ドレ
イン（２２Ａ，２２Ｂ）が露出されたコンタクトホール
（４０）を形成した状態を図示したものである。
【００１９】図１２はコンタクトホール（４０）を含め
た全体構造の上部にドープドポリシリコン層（３２）を
厚く蒸着した後、エッチバック工程で上記ドープドポリ
シリコン層（３２）を十分に除去し、コンタクト領域の
ソース及びドレイン（２２Ａ，２２Ｂ）上部の凹部にだ
けポリシリコンを残して電荷貯蔵電極及びビットライン
用コンタクトパッド（３２Ａ，３２Ｂ）を形成した状態
を図示したものである。ここで上記ソース及びドレイン
（２２Ａ，２２Ｂ）上部にポリシリコンコンタクトパッ
ドを形成する方法で、選択的成長（Ｓｅｌｅｃｔｉｖｅ
Ｇｒｏｗｔｈ）方法やエピタクシャル成長（Ｅｐｉｔ
ａｘｉａｌ Ｇｒｏｗｔｈ）方法を使用することも勿論
可能である。
【００２０】次は、図１３に示した如く、全体構造上部
にビットライン導電層（３３）とビットライン用マスク
オクサイド層（３４）を予定された厚さで各々積層して
その上部に感光膜（３５）を塗布した後、図示しないビ
ットラインマスクを利用して感光膜パターン（３５Ａ）
を形成する。コンタクトパッド（３２Ａ）と接続された
ビットライン用導電層（３３）は追ってパターニングさ
れビットラインに使用される。
【００２１】その次には上記感光膜パターン（３５Ａ）
をマスクに使用し、露出されたマスクオクサイド層（３
４）とビットライン導電層（３３）を各々エッチングし
てマスクオクサイド層パターン（３４Ａ）及びビットラ
イン（３３Ａ）を形成した後、感光膜パターン（３５
Ａ）除去の後マスクオクサイド層パターン（３４Ａ）を
含める構造全体に第９絶縁層、例えばシリコンオクサイ
ド層（３６）を予定された厚さで蒸着した後、ブランケ
トエッチングでビットライン（３３Ａ）とマスクオクサ
イド層パターン（３４Ａ）の側壁に第９オクサイドスペ
ーサ（３６Ａ）を形成する。この際電荷貯蔵電極用コン
タクトパッド（３２Ｂ）は露出された状態となる。更に
全体構造上部に電荷貯蔵電極用導電層（３７）を蒸着し
て露出された電荷貯蔵電極用コンタクトパッド（３２
Ｂ）に接続させる。このような状態が図１４に示されて
いる。上記電荷貯蔵電極用導電層（３７）は後程の工程
でパターニングされ電荷貯蔵電極パターンが形成され
る。
【００２２】
【発明の効果】以上、説明した如く、本発明の方法によ
れば、自己整合（Ｓｅｌｆ−ａｌｉｇｎｅｄ）コンタク
ト方式を利用して比較的簡単な工程で高集積半導体装置
のコンタクトを容易に形成することが可能で、コンタク
トホール内にポリシリコンを満たし入れたコンタクトパ
ッドを形成し、ビットライン又は電荷貯蔵電極用導電層
をコンタクトパッドを通してソース／ドレインに接続さ
れることにより、コンタクト形成工程時にワードライン
又はビットラインが損傷を受けることを防止することが
できる。かつ、素子分離酸化膜の上部にＢＰＳＧ層の如
き平坦化用酸化膜を形成させて置き、段差の発生を最小
化することのできる効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例によりコンタクトを形成す
る工程を示した半導体装置の断面図である。
【図２】本発明の第１実施例によりコンタクトを形成す
る工程を示した半導体装置の断面図である。
【図３】本発明の第１実施例によりコンタクトを形成す
る工程を示した半導体装置の断面図である。
【図４】本発明の第１実施例によりコンタクトを形成す
る工程を示した半導体装置の断面図である。
【図５】本発明の第１実施例によりコンタクトを形成す
る工程を示した半導体装置の断面図である。
【図６】本発明の第１実施例によりコンタクトを形成す
る工程を示した半導体装置の断面図である。
【図７】本発明の第２実施例によりコンタクトを形成す
る工程を示した半導体素子の断面図である。
【図８】本発明の第２実施例によりコンタクトを形成す
る工程を示した半導体素子の断面図である。
【図９】本発明の第２実施例によりコンタクトを形成す
る工程を示した半導体素子の断面図である。
【図１０】本発明の第２実施例によりコンタクトを形成
する工程を示した半導体素子の断面図である。
【図１１】本発明の第２実施例によりコンタクトを形成
する工程を示した半導体素子の断面図である。
【図１２】本発明の第２実施例によりコンタクトを形成
する工程を示した半導体素子の断面図である。
【図１３】本発明の第２実施例によりコンタクトを形成
する工程を示した半導体素子の断面図である。
【図１４】本発明の第２実施例によりコンタクトを形成
する工程を示した半導体素子の断面図である。
【符号の説明】
１，２３……シリコン基板 ２Ａ，２Ｂ，２２Ａ，２２Ｂ……ソース及びドレイン ３，２３……素子分離酸化膜 ４，２４……ゲート酸化膜 ５，２５……ゲート電極 ６，２６……ゲート電極マスクオクサイド ７，１３，１４，２８，３０，３１……絶縁層 ８……ポリイミド又はフォトレジスト ７Ａ，１４Ａ，３１Ａ……絶縁層スペーサ ９，２９……平坦化用絶縁層 １０，３２……ポリシリコン層 １０Ａ，３２Ａ，３２Ｂ……ポリシリコンパッド １２Ａ，３３Ａ……ビットライン １５，３７……電荷貯蔵電極用導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高 ▲よー▼換 大韓民国ソウル特別市蘆原区上渓洞（番地 なし） 住公アパートメント217−102 (72)発明者 朴 宰範 大韓民国ソウル特別市城東区九宜洞242− 62 (72)発明者 朴 泳震 大韓民国京畿道利川郡利川邑倉前７里 ソ ンファンビラ ナ棟205号 (72)発明者 呉 眞晟 大韓民国ソウル特別市城東区岩寺１洞458 −54

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板にゲート電極、ソース及び
    ドレインを含めるＭＯＳトランジスタと、素子分離酸化
    膜を形成する段階と、 上記ＭＯＳトランジスタ、素子分離酸化膜を全部覆う第
    １絶縁層を形成する段階と、 第１絶縁層の上に感光性ポリイミドを平坦に塗布した
    後、ソース及びドレイン上部のコンタクト領域のみにポ
    リイミドパターンが残るようにパターニングする段階
    と、 上記ポリイミドパターンを含める全体構造の上に第２絶
    縁層を厚く形成した後、上記ポリイミドパターン最上部
    面が露出されるまでエッチバックして第２絶縁層パター
    ンを平坦に形成する段階と、 露出されたポリイミドパターンをプラズマエッチングで
    除去する段階と、 上記プラズマエッチング工程により露出された第１絶縁
    層をブランケトエッチングして、ゲート電極側壁にスペ
    ーサを形成すると同時にソース及びドレインが露出され
    たコンタクト領域を形成する段階と、 全体構造の上にポリシリコン層を厚く蒸着した後、上記
    第２絶縁層パターンの上部面が露出されるまでエッチバ
    ックしてソース及びドレインに各々接続された多数のポ
    リシリコンパッドを形成する段階と、 上記ポリシリコンパッドを含めた全体構造の上に第３絶
    縁層を積層する段階と、 コンタクト領域で予定された部位の第３絶縁層を除去し
    ポリシリコンパッドを露出させた後、ポリシリコンパッ
    ドと接続する導電層をその上に蒸着する段階を含める高
    集積半導体装置のコンタクトの製造方法。
  2. 【請求項２】 請求項１において、 上記第１絶縁層の上に形成された感光性ポリイミドの代
    りにフォトレジスタを使用する高集積半導体装置のコン
    タクトの製造方法。
  3. 【請求項３】 請求項１又は請求項２において、 上記第２絶縁層はＬＴＯ層、ＰＥＣＶＤオクサイド層、
    ＳＯＧ層、ＢＰＳＧ層、又はＴＥＯＳ層に形成される高
    集積半導体装置のコンタクトの製造方法。
  4. 【請求項４】 請求項１又は請求項２において、 上記ポリシリコンパッドと接続される導電層は、ビット
    ライン又は電荷貯蔵電極用導電層である高集積半導体装
    置のコンタクトの製造方法。
  5. 【請求項５】 シリコン基板にゲート電極、ソース及び
    ドレインを揃えたＭＯＳトランジスタと、素子分離酸化
    膜を形成する段階と、 上記ＭＯＳトランジスタ、素子分離酸化膜を全部覆う第
    ５絶縁層を形成する段階と、 第５絶縁層の上に第６絶縁層を平坦に形成した後、第５
    絶縁層より第６絶縁層のエッチング選択比を高くしたエ
    ッチバック工程で第５絶縁層上部表面が十分に露出され
    る程度に第６絶縁層エッチングする段階と、 全体的に第７絶縁層を蒸着した後、マスクパターン工程
    を通してビットラインコンタクト及び電荷貯蔵電極コン
    タクト領域の第７絶縁層を除去した第７絶縁層パターン
    を形成する段階と、 第７絶縁層パターン側壁に第８絶縁層スペーサを形成す
    る段階と、 露出された第６絶縁層を除去した後、ブランケトエッチ
    ングで上記第６絶縁層の下の第５絶縁層を除去してコン
    タクトホールを形成する段階と、 上記コンタクトホールを含める全体構造の上部にドープ
    ド（ｄｏｐｅｄ）ポリシリコン層を厚く蒸着した後、エ
    ッチバック工程で予定された厚さをエッチングしてコン
    タクトホールにポリシリコンコンタクトを形成する段階
    を含める高集積半導体装置のコンタクトの製造方法。
  6. 【請求項６】 請求項５において、 上記コンタクトパッドを形成した後、ビットライン導電
    層及びマスク絶縁層を全体構造の上に積層してマスクパ
    ターン工程でビットライン及びマスク絶縁層パターンを
    形成する段階と、 上記ビットライン側壁に絶縁層スペーサを形成した後、
    全体構造の上部に電荷貯蔵電極用コンタクトパッドと接
    続する電荷貯蔵電極用導電層を蒸着して、マスクパター
    ン工程で電荷貯蔵電極を形成する段階を更に含める高集
    積半導体装置のコンタクトの製造方法。
  7. 【請求項７】 請求項５において、 上記第５絶縁層はシリコンオクサイド又はシリコンナイ
    トライドでなされた高集積半導体装置のコンタクトの製
    造方法。
  8. 【請求項８】 請求項５において、 上記第６絶縁層はＢＰＳＧでなされた高集積半導体装置
    のコンタクトの製造方法。
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