JPH07183381A

JPH07183381A - 半導体装置の製造方法

Info

Publication number: JPH07183381A
Application number: JP5346199A
Authority: JP
Inventors: Takeshi Yokoyama; 武横山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-12-21
Filing date: 1993-12-21
Publication date: 1995-07-21

Abstract

(57)【要約】【目的】半導体デバイスで、段差１７が厳しい下地の
上の配線層をポリサイド構造にする方法を提供する。【構成】ポリシリコンをデバイス段差から生ずる溝部
分１７に埋め込んで堆積し、これをエッチバックした
後、或いは、更にこの上にポリシリコンを堆積した後、
高融点金属シリサイドを堆積して、まず高融点金属シリ
サイドをエッチングし、次に、これとは異なるエッチン
グ条件で、例えば、異方性の反応性イオンエッチング等
により、段差部１７等の深い部分に堆積しているポリシ
リコンをエッチングし、ポリサイド構造を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、段差の激しいコンタ
クト部にポリサイド構造を設けた半導体装置に関するも
のである。

【０００２】

【従来の技術】図８はＩＥＤＭ．Ｔｅｃｈ．Ｄｉｇ．
（International Electron Devices Meeting Technical
Digest ），１７．５（Ｐ４８１〜Ｐ４８３）（Ｈ．Ｏ
ｈｋｕｂｏｅｔａｌ．，１６ＭｂｉｔＳＲＡＭ
ＣｅｌｌＴｅｃｈｎｏｌｏｇｉｅｓｆｏｒ２．０
ＶＯｐｅｒａｔｉｏｎ）に示されたＦｉｇ．１及びＦ
ｉｇ．２であり、同図（ａ）はＳＲＡＭセル下層部の平
面構成図，同図（ｂ）は同上層部の平面構成図，同図
（ｃ）は同図（ａ）及び（ｂ）のＡ−Ａ線断面図であ
る。この文献においては、セルの操作安定性を増す等の
ために、ワード線５１を２つ設けてその間に駆動用ＭＯ
Ｓトランジスタ５２を配置して対称性を与えており、そ
の上に接地層（Ｇｒｏｕｎｄｌａｙｅｒ）５３をセル
全体に広げて設けてある。また、ポリシリコン薄膜トラ
ンジスタ（ＴＦＴ）５４をその上に設けてある。

【０００３】そして、この構成において、配線層は、抵
抗を下げかつ剥離を防止する等のために高融点金属シリ
サイドとポリシリコンとからなるポリサイド構造にする
ことが好ましく、ワード線５１及び駆動用ＭＯＳトラン
ジスタ５２を形成するための堆積層は、Ｗ（タングステ
ン）ポリサイド構造により構成してある。しかしなが
ら、接地層５３は、Ｗシリサイド（ＷＳｉｘ）単層で形
成してある。従来はこのような中間部の配線層も下地段
差が厳しくなかったためにポリサイド構造にしていた
が、上記の接地層５３は下地段差が厳しく、２つの異な
る物質の積層構造はエッチングが困難なために、Ｗシリ
サイド単層で形成したものである。即ち、従来のデバイ
ス密度が低い場合には、コンタクトホールが設けられ
る、ワード線５１及び駆動用ＭＯＳトランジスタ５２が
形成された堆積層間の溝等は広く、ここに接地層５３を
Ｎ- 拡散層に接続するためのコンタクトホールをそのま
ま開けることができるので、後述するショート防止のた
めの酸化膜を積層する必要がなく、従って大きな段差が
生じず、ポリサイド構造をエッチングして形成すること
が可能であるが、デバイス密度を高くした場合には、コ
ンタクトホールが設けられる、ワード線５１及び駆動用
ＭＯＳトランジスタ５２が形成された堆積層間の溝等が
狭くなり、従ってセルフ・アラインド・コンタクト（図
８ではコンタクトホール部は図示されていない）にする
ために酸化膜を積層する必要があり、これにより、図８
（ｃ）の段差部５５，５６等の厳しい段差が生じる。そ
してこの厳しい段差の上にポリシリコン及び高融点金属
シリサイドを積層してレジストパターンを形成してエッ
チングを行うと、段差部で高融点金属シリサイドに急勾
配部分が存在するので、この急勾配部分で未エッチング
部分が生じてしまい、精細なエッチングが困難になって
いた。従って、精細なエッチングをより容易にするため
にＷシリサイド単層で接地層を形成したものである。

【０００４】このように従来、段差の厳しい下地に堆積
され、かつ低抵抗が要求される配線層は、エッチングを
より容易にするために、高融点金属シリサイド単層で形
成されている。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うに、段差の厳しい下地に堆積される配線層を高融点金
属シリサイド単層で形成してあるので、下地である絶縁
層（ＳｉＯ2 ）との間で剥離が生じやすいという問題点
が生じる。

【０００６】この問題を避けるために、例えばＷシリサ
イドを堆積させる場合等には、ジクロルシランとＷＦ6
とを用いて堆積させて下地との密着を強固にする手法等
もあるが、６００°Ｃ以上の高温で堆積するものであ
り、従来のモノシランとＷＦ6とを用いて３６０°Ｃの
温度で堆積する手法等に比して、スループットが低くか
つ堆積装置コストが高くなってしまう。

【０００７】そこで本発明の目的は、段差が厳しい下地
の上にポリサイド構造を設ける半導体装置の製造方法を
提供し、以て上記の問題点を解消することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、ポリシリコンを
デバイス段差から生ずる溝部分に埋め込んで堆積し、ポ
リシリコンをエッチバックし、ポリシリコンを堆積した
後、或いはそのまま、高融点金属シリサイドを堆積し、
次にエッチングを行って所定パターンのポリサイド構造
を設ける。

【０００９】エッチングは、まず、高融点金属シリサイ
ドをエッチングし、次に、高融点金属シリサイドのエッ
チング条件とは異なるエッチング条件で、その下側のポ
リシリコンをエッチングするものであってもよい。

【００１０】高融点金属シリサイドのエッチング条件と
は異なるエッチング条件は、エッチングデポ物を用いた
異方性エッチングであってもよい。

【００１１】高融点金属シリサイドの堆積は、モノシラ
ンとＷＦ6 を用いたＣＶＤ堆積により形成されてもよ
い。

【００１２】

【作用】ポリシリコンをコンタクトホールに埋め込んで
堆積し、これをエッチバックして、高融点金属シリサイ
ド、又はポリシリコン及び高融点金属シリサイドを堆積
するので、高融点金属シリサイドに急勾配部分が生じ
ず、従ってエッチングの際に高融点金属シリサイドは十
分にエッチングされ、精細なエッチングが可能である。

【００１３】まず高融点金属シリサイドをエッチング
し、次に高融点金属シリサイドのエッチング条件とは異
なるエッチング条件によりポリシリコンをエッチングす
ると、それぞれに適したエッチング条件を選んでそれぞ
れを十分にエッチングすることが可能になり、またポリ
シリコンのエッチングにおいて、この線幅が高融点金属
シリサイドの線幅より狭くなる等を防止することができ
る。

【００１４】ポリシリコンのエッチングを、エッチング
デポ物を用いた異方性エッチングとすることにより、段
差の厳しい深い部分のポリシリコン等も十分にエッチン
グすることが可能になり、また、ポリシリコンの線幅が
高融点金属シリサイドの線幅より狭くなること等を防止
する。

【００１５】高融点金属シリサイドの堆積を、モノシラ
ンとＷＦ6 を用いたＣＶＤ堆積とすることにより、スル
ープットが高くなり、かつ堆積装置コストが安価にな
る。

【００１６】

【実施例】以下、本発明の一実施例を図面に基づいて詳
細に説明する。

【００１７】図１は、本発明が適用された、ＴＦＴ負荷
型ＣＭＯＳのＳＲＡＭのシリコン半導体デバイスのメモ
リセル内のビットコンタクト（ビットコンの引き出しパ
ッド）２２の付近の断面図である。

【００１８】図１において、ｐウェル１内に、一対の素
子分離領域２が対称的に形成されている。そして、一対
の素子分離領域２の内側に第１のポリサイド構造６から
なるワード線９，９が一対、配置され、また、その両側
の第１のポリサイド構造６はそれぞれ左方向，右方向に
延びて、素子分離領域２を越した後の部分において、駆
動トランジスタ１０，１０を形成する（図示省略）。そ
して、一対のワード線９，９の間の微小な溝部分に本発
明の製造方法を用いたビットコンタクト（ビットコンの
引き出しパッド）２２が構成されており、即ち、このビ
ットコンタクトは、第２のポリサイド構造２０になって
いる。更に、図１には示されていないが、接地層も、ビ
ットコンタクト２２と同層で、第２のポリサイド構造２
０により構成され、本発明の製造方法を用いて、不図示
のコンタクトホールを介してシリコン基板と接続されて
いる。

【００１９】次に本発明の半導体装置の製造方法を図１
〜図７を用いて説明する。

【００２０】図２において、ｎ形シリコン基板のメモリ
セルを形成する部分に、ボロンのイオン注入を行い、１
１００°Ｃの高温で熱処理して、ｐウェル１を形成す
る。そして、ＬＯＣＯＳ法により、素子分離領域２を形
成する。そして、ゲート酸化膜３を１０ｎｍの厚さに形
成して、しきい値調整用のイオン注入（チャネルイオン
注入）を行う。そして、ポリシリコン４をＣＶＤにより
７０ｎｍの厚さに堆積し、リンをプレデポジションし、
次に、ポリシリコン４の上に、タングステンシリサイド
（ＷＳｉｘ，ここでｘは任意の数値、例：ＷＳｉ2 ）５
を７０ｎｍの厚さに、モノシランとＷＦ6 を用いたＣＶ
Ｄ堆積により、堆積する。これによりポリシリコンの上
に高融点金属シリサイドを堆積した、第１のポリサイド
構造６が形成される。ここにシリサイドとはシリコンと
金属元素との化合物の総称をいう。そして酸化膜（Ｓｉ
Ｏ2 ）７をＣＶＤにより２００ｎｍの厚さに堆積する。
後述するように第１のポリサイド構造６にオーバーラッ
プするようにセルフ・アラインド・コンタクトが形成さ
れ、またこのセルフ・アラインド・コンタクトを埋めて
第２のポリサイド構造２０が形成されるが、この酸化膜
７により、第１のポリサイド構造６と第２のポリサイド
構造２０とがショートするのが防止される。

【００２１】次に、図３に示すように、ホトリソグラフ
ィ，エッチング工程を経て、第１のポリサイド構造６及
び酸化膜７を所定形状に加工する。同図において、中央
の２つのポリサイド構造９，９は、ワード線となり、両
端の２つのポリサイド構造１０，１０は、それぞれ左方
向，右方向に延びて、素子分離領域２を越した後の部分
において、駆動トランジスタのゲート電極を形成する
（図示省略）。そして、パターニングされた酸化膜及び
第１のポリサイドをマスクとして、イオン注入によりシ
リコン基板上にｎ- 層１１を形成する。

【００２２】次に、図４に示すように、ＣＶＤ法によ
り、酸化膜を２００ｎｍの厚さに堆積し、エッチバック
してサイドウォール７ａを形成し、酸化膜（ＳｉＯ2 ）
１２を、ＣＶＤ法により、１０ｎｍの厚さに堆積する。
そして、以上で形成されているパターニングをマスクと
して、Ａｓ+ のイオン注入により、ｎ+ 層１３を形成す
る。これによりＭＯＳトランジスタのソース・ドレイン
領域等が形成される。

【００２３】次に、図５に示すように、層間絶縁膜（Ｓ
ｉＯ2 ）１４を、減圧ＴＥＯＳ法により、１００ｎｍの
厚さに堆積し、この層間絶縁膜１４の所定の位置，即ち
２つのワード線９，９間の微小な溝部分の位置に、セル
フ・アラインド・コンタクトにより、ビットコンタクト
のコンタクトホール１５を、また図示されていないが他
の第１のポリサイド構造の微小な溝部分に接地層のコン
タクトホールを、開口する。即ち、フォトリソグラフィ
工程でのレジストパターンを形成する際に、コンタクト
ホールの大きさより大きい孔を有するマスクを用いてレ
ジストパターンを形成し、従って、ビットコンタクトの
コンタクトホールの開口位置において、また、接地層の
コンタクトホールの開口位置において、第１のポリサイ
ド構造６の部分をオーバーラップする形でコンタクトホ
ールのレジストパターンが形成される。そして、このレ
ジストパターンを用いてエッチングを行うと、ビットコ
ンタクトの開口位置において、層間絶縁膜１４上の孔１
４ａはコンタクトホールの大きさより大きくなるが、第
１のポリサイド構造の微小な溝間に、シリコン基板に達
するコンタクトホール１５を開口することが可能にな
り、また同様にして接地層の開口位置において、層間絶
縁膜上の孔はコンタクトホールの大きさより大きくなる
が、第１のポリサイド構造の微小な溝間に、シリコン基
板に達するコンタクトホールを開口することが可能にな
る。なお、サイドウォール７ａを一度設けた後に、層間
絶縁膜１４を堆積してセルフ・アラインド・コンタクト
によりエッチングしてそのサイドウォール部１４を残余
するので、サイドウォール部が厚くなっている。ここ
に、デバイス密度が低い場合には、ワード線９，９間の
溝部分も広く取ることができるので、ポリサイド構造６
の上に直接、層間絶縁膜１４を設けて、上記溝部分にそ
のままコンタクトホールを設けることができ、高い段差
が生じないが、デバイス密度が高くなってリード線９，
９間の溝部分が微小な幅となり、従って溝部分にそのま
まコンタクトホールを設けることができない場合には、
酸化部７を設けてセルフ・アラインド・コンタクトとし
なければならず、従って、高い段差の微小溝部分１７が
生じている。

【００２４】そして、図６に示すように、ＬＰＣＶＤ
（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いてポリシリコ
ン層１６を、自身の表面がコンタクトホール１５、或い
は接地層のコンタクトに用いられるコンタクトホール
等，或いは他の微小溝部分等の位置においてほぼ平担に
なる程度に厚く、例えば５００ｎｍの厚さに堆積する。

【００２５】そして図７に示すように、エッチバック法
によりエッチバックして、微小溝部分１７のみにポリシ
リコン１６が残余した状態にする。このとき、同図に示
すように、ビットコンタクトのコンタクトホール１５内
にポリシリコン１６が残余し、また、図示されていない
が接地層のコンタクトホール内にポリシリコン１６が残
余している。そして、再びポリシリコン層１８を、ＬＰ
ＣＶＤ法を用いて、５０ｎｍの厚さに堆積する。そし
て、リンを、ポリシリコン層１８及びその下側の微小溝
部分１７のポリシリコン１６に、イオン注入し、そし
て、熱処理を施して不純物を活性化する。そして、ポリ
シリコン層１８の上に、タングステンシリサイド（ＷＳ
ｉｘ，ここでｘは任意の数値、例：ＷＳｉ2 ）１９を、
５０ｎｍの厚さに、モノシランとＷＦ6 を用いて３６０
°Ｃの温度でＣＶＤにより、堆積する。これによりポリ
シリコンの上に高融点金属シリサイドを堆積した、第２
のポリサイド構造２０が形成される。このようにポリシ
リコン層を設けているので、モノシランとＷＦ6 を用い
たＣＶＤ堆積が可能になり、ジクロルシランとＷＦ6 と
を用いて６００°Ｃ以上の高温で堆積させる場合に比し
て、スループットが高くかつ堆積装置コストが安価にな
る。

【００２６】そして、図１において、第２のポリサイド
構造２０を所定のパターン形状に加工するに際して、ま
ず、Ｗシリサイド１９のみのパターン形成を行う。即
ち、ホトリソグラフィによりレジストパターンを形成し
て、塩素ガスCl2 を用いてドライエッチングする。Ｗシ
リサイド１９には急勾配部分がないので未エッチング部
分を生じない。そして、Ｗシリサイド１９をレジストパ
ターンに沿って十分にエッチングした後、次に、このレ
ジストパターンを再び用いて、ポリシリコン１８及びそ
の下側の微小溝部分（段差部分）１７のポリシリコン１
６を、エッチングデポ物を用いた異方性の反応性イオン
エッチング（ＲＩＥ）により、エッチングする。即ち、
深さ方向のエッチング速度が水平方向より大きいエッチ
ングを行う。これにより、深さ方向のエッチング速度が
大きいので、微小溝部分１７のポリシリコン１６も十分
にエッチングして、エッチング残渣が生じない。また、
エッチングデポ物を用いた異方性エッチングであるの
で、エッチングの前後で線幅の変動が生じない。これに
より、絶縁層１４上に、コンタクトホールを介してシリ
コン基板と接続された、かつ十分な精度を持った、ビッ
トコンタクト（ビットコンの引き出しパッド）２２及び
接地層がそれぞれ、形成される。

【００２７】そして、更に絶縁層を堆積して、その上に
ｐ形のＴＦＴ負荷トランジスタ等を形成し、更に絶縁層
を堆積する。そして、ビットコンタクト２２の平担部２
３の位置において、この絶縁層にコンタクトホールを開
口して、このコンタクトホールを介して、半導体装置の
表面に設けられるアルミビット線が接続される。これに
より、ビット線とシリコン基板とが接続される。

【００２８】上記実施例ではまずＷシリサイド１９をエ
ッチングした後、次に、ポリシリコン１８及びその下側
の微小溝部分１７のポリシリコン１６を、異方性の反応
性イオンエッチングにより、エッチングするとしたが、
まずＷシリサイド１９及びその下側のポリシリコンを所
定の深さまで、Ｗシリサイドに適用するエッチングの方
法で、エッチングした後、微小溝部分１７等に堆積して
いるポリシリコン１６の厚い部分を、異方性のエッチン
グにより、エッチングしてもよい。そして、このよう
に、「まず高融点金属シリサイド及びその下側のポリシ
リコンを所定の深さまで、高融点金属シリサイドに適用
するエッチングの方法で、エッチングする」場合も、特
許請求の範囲に記載した、「まず高融点金属シリサイド
をエッチングし、」の表現の意味に含めるものである。

【００２９】また、上記実施例では、ポリシリコン１６
をエッチバックした後、再度、ポリシリコン１８を５０
ｎｍの厚さに堆積するとしたが、エッチバックの量を小
さくして、絶縁層１４上に所定の厚さのポリシリコン１
６が残るようにしておけば、再度ポリシリコンを堆積す
ることなく、そのままＷシリサイドを堆積してもよい。

【００３０】

【発明の効果】本発明を以上のように構成したので、段
差が厳しい下地の上に、ポリサイド構造からなる配線層
を設けることが可能になった。また、これにより、高融
点金属シリサイドとポリシリコンとの安定な界面が得ら
れ、高融点金属シリサイドの剥離が防止される。

【図面の簡単な説明】

【図１】本発明の方法を用いた半導体装置の断面図であ
る。

【図２】図１の半導体装置の製造工程図のうちの第１工
程図である。

【図３】図１の半導体装置の製造工程図のうちの第２工
程図である。

【図４】図１の半導体装置の製造工程図のうちの第３工
程図である。

【図５】図１の半導体装置の製造工程図のうちの第４工
程図である。

【図６】図１の半導体装置の製造工程図のうちの第５工
程図である。

【図７】図１の半導体装置の製造工程図のうちの第６工
程図である。

【図８】従来のＳＲＡＭセルの説明図であり、同図
（ａ）は下層部の平面構成図，同図（ｂ）は上層部の平
面構成図，同図（ｃ）は同図（ａ）及び（ｂ）のＡ−Ａ
線断面図である。

【符号の説明】

１５コンタクトホール１６ポリシリコン１８ポリシリコン１９高融点金属シリサイド（タングステンシリサイ
ド）２０ポリサイド構造

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/28 ３０１Ｄ 8826−4Ｍ 21/76 21/763 21/8244 27/11 Ｈ０１Ｌ 21/76 ＶＱ 7210−4Ｍ 27/10 ３８１

Claims

【特許請求の範囲】

【請求項１】ポリシリコンをデバイス段差から生ずる
溝部分に埋め込んで堆積し、上記ポリシリコンをエッチバックし、ポリシリコンを堆積した後、或いはそのまま、高融点金
属シリサイドを堆積し、次にエッチングを行って所定パターンのポリサイド構造
を設けることを特徴とする半導体装置の製造方法。
【請求項２】請求項１において、上記エッチングは、まず、上記高融点金属シリサイドをエッチングし、次に、上記高融点金属シリサイドのエッチング条件とは
異なるエッチング条件で、その下側のポリシリコンをエ
ッチングするものであることを特徴とする半導体装置の
製造方法。
【請求項３】請求項２において、上記高融点金属シリサイドのエッチング条件とは異なる
エッチング条件は、エッチングデポ物を用いた異方性エ
ッチングであることを特徴とする半導体装置の製造方
法。
【請求項４】請求項１〜請求項３のいずれか１つにお
いて、上記高融点金属シリサイドの堆積は、モノシランとＷＦ
6 を用いたＣＶＤ堆積により形成されることを特徴とす
る半導体装置の製造方法。