JPH05175347A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05175347A JPH05175347A JP34549291A JP34549291A JPH05175347A JP H05175347 A JPH05175347 A JP H05175347A JP 34549291 A JP34549291 A JP 34549291A JP 34549291 A JP34549291 A JP 34549291A JP H05175347 A JPH05175347 A JP H05175347A
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- material layer
- conductive material
- hole
- film
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Abstract
(57)【要約】 （修正有）
【構成】 孔１０７を有するＳｉＯ2 膜１０６が形成さ
れた状態で、全面に、孔１０７外へ食出す状態まで導電
材層１０８を堆積させ、この導電材層１０８の孔１０７
内の部分にＳｉＯ2 膜１０６よりも厚い膜厚を確保する
よう全面エッチバックをかける。その後、導電材層１０
８全面に配線材層を堆積させ、この配線材層上にパター
ニングを施して導電材層１０８と配線材層の不要部分と
を共に除去し、導電材層１０９と配線材層１１０とから
なる配線を形成する。 【効果】 孔１０７の導電材充填後はその周辺部が孔１
０７外の導電材により覆われて露出せず、その後工程に
おいて孔１０７やその下層をなす素子部や配線部が薬液
で侵される恐れなく洗浄やウェットエッチング等の処理
を行える。
れた状態で、全面に、孔１０７外へ食出す状態まで導電
材層１０８を堆積させ、この導電材層１０８の孔１０７
内の部分にＳｉＯ2 膜１０６よりも厚い膜厚を確保する
よう全面エッチバックをかける。その後、導電材層１０
８全面に配線材層を堆積させ、この配線材層上にパター
ニングを施して導電材層１０８と配線材層の不要部分と
を共に除去し、導電材層１０９と配線材層１１０とから
なる配線を形成する。 【効果】 孔１０７の導電材充填後はその周辺部が孔１
０７外の導電材により覆われて露出せず、その後工程に
おいて孔１０７やその下層をなす素子部や配線部が薬液
で侵される恐れなく洗浄やウェットエッチング等の処理
を行える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の高集積
化にとって有用な配線構造を有する半導体装置及びその
製造方法に関する。
化にとって有用な配線構造を有する半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴い、回路
を構成する素子が形成された基板（被コンタクト層）と
その上層配線材層（配線材層）とを接続するコンタクト
孔（接続用孔）や、多層配線において層の異なる配線
（その一方が被コンタクト層、他方が配線材層）間を接
続するビア孔（接続用孔）が小さくなり、またそれらの
アスぺクト比が高くなる傾向にある。
を構成する素子が形成された基板（被コンタクト層）と
その上層配線材層（配線材層）とを接続するコンタクト
孔（接続用孔）や、多層配線において層の異なる配線
（その一方が被コンタクト層、他方が配線材層）間を接
続するビア孔（接続用孔）が小さくなり、またそれらの
アスぺクト比が高くなる傾向にある。
【０００３】従来、比較的大きな孔においては配線材と
なる金属、例えばＡｌまたはＡｌ等の合金からなる層を
スパッタ法により形成することにより、コンタクト孔ま
たはビア孔の側壁部にも十分な厚さの金属膜が形成さ
れ、良好な電気的導通を得ることができた。また、配線
形成後にＳｉＯ2 等の絶縁物からなる保護膜をＣＶＤ法
で形成するが、その際に孔内が充填され、空隙が生じな
い。この時に孔内が充填されないと空隙内に残留した水
蒸気等により後に配線を腐食する等の恐れがあり、信頼
性の面から問題があるため、確実に孔内は保護膜で充填
されなければならない。
なる金属、例えばＡｌまたはＡｌ等の合金からなる層を
スパッタ法により形成することにより、コンタクト孔ま
たはビア孔の側壁部にも十分な厚さの金属膜が形成さ
れ、良好な電気的導通を得ることができた。また、配線
形成後にＳｉＯ2 等の絶縁物からなる保護膜をＣＶＤ法
で形成するが、その際に孔内が充填され、空隙が生じな
い。この時に孔内が充填されないと空隙内に残留した水
蒸気等により後に配線を腐食する等の恐れがあり、信頼
性の面から問題があるため、確実に孔内は保護膜で充填
されなければならない。
【０００４】しかし、比較的小さなコンタクト孔、ある
いはビア孔においてはスパッタ法により配線材層を形成
する金属を堆積した場合、その金属膜が例えば図３に示
すように、不良状態となる場合がある。この図におい
て、３０１はシリコン基板であり、基板３０１上にはＳ
ｉＯ2 膜３０２が形成され、このＳｉＯ2 膜３０２によ
りその上層と下層との電気的絶縁状態を確保すると共に
下層の保護がなされるようになっている。この絶縁膜３
０２にはコンタクト孔３０３が開設され、その状態で全
面に金属膜３０４がスパッタ法により堆積されている。
３０５は金属膜３０４上に堆積されたＳｉＯ2 膜であ
り、このＳｉＯ2 膜３０５もその下層の保護及び上層と
の電気的絶縁状態の確保の両役割を果たす。
いはビア孔においてはスパッタ法により配線材層を形成
する金属を堆積した場合、その金属膜が例えば図３に示
すように、不良状態となる場合がある。この図におい
て、３０１はシリコン基板であり、基板３０１上にはＳ
ｉＯ2 膜３０２が形成され、このＳｉＯ2 膜３０２によ
りその上層と下層との電気的絶縁状態を確保すると共に
下層の保護がなされるようになっている。この絶縁膜３
０２にはコンタクト孔３０３が開設され、その状態で全
面に金属膜３０４がスパッタ法により堆積されている。
３０５は金属膜３０４上に堆積されたＳｉＯ2 膜であ
り、このＳｉＯ2 膜３０５もその下層の保護及び上層と
の電気的絶縁状態の確保の両役割を果たす。
【０００５】ところで、以上の図説及び図示表示からも
明らかなように、金属膜３０４におけるコンタクト孔３
０３の側壁部分の膜厚が薄くなって、時には断裂する場
合もあり、また同金属膜３０４におけるコンタクト孔３
０３の開口部付近は逆に膜厚が厚くなり、このコンタク
ト孔３０３の開口部を塞ぐような形状になるため、Ｓｉ
Ｏ2 膜３０５を堆積した後に孔３０３内に空隙Ｓが残っ
てしまう。
明らかなように、金属膜３０４におけるコンタクト孔３
０３の側壁部分の膜厚が薄くなって、時には断裂する場
合もあり、また同金属膜３０４におけるコンタクト孔３
０３の開口部付近は逆に膜厚が厚くなり、このコンタク
ト孔３０３の開口部を塞ぐような形状になるため、Ｓｉ
Ｏ2 膜３０５を堆積した後に孔３０３内に空隙Ｓが残っ
てしまう。
【０００６】このような問題点を解決するためにスパッ
タ法よりも段差部分の被覆性に優れたＣＶＤ法を用いて
孔内を導電性の材料で充填する方法が広く行われてい
る。以下図に従ってＣＶＤ法による孔の充填の工程を説
明する。図４は係る従来のプロセスを示すもので、ここ
ではコンタクト孔について説明するが、ビア孔について
も同様の方法で行うことができる。
タ法よりも段差部分の被覆性に優れたＣＶＤ法を用いて
孔内を導電性の材料で充填する方法が広く行われてい
る。以下図に従ってＣＶＤ法による孔の充填の工程を説
明する。図４は係る従来のプロセスを示すもので、ここ
ではコンタクト孔について説明するが、ビア孔について
も同様の方法で行うことができる。
【０００７】まず、図４（ａ）において、４０１はシリ
コン基板であり、この図に示す状態は、基板４０１上に
選択酸化によって素子分離ＳｉＯ2 膜４０６を形成し、
このＳｉＯ2 膜４０２で囲まれる領域にトランジスタを
構成する素子部４０３を形成し、このおそしぶ４０３の
保護及び絶縁のためにＣＶＤ法によりＳｉＯ2 膜４０６
を形成し、上層の配線の形成を容易にするためにメルト
リフロー法等によりＳｉＯ2 膜４０６の平坦化を行った
ところである。なお、４０４は素子部４０３のゲート電
極、４０５は同ゲート側壁である。
コン基板であり、この図に示す状態は、基板４０１上に
選択酸化によって素子分離ＳｉＯ2 膜４０６を形成し、
このＳｉＯ2 膜４０２で囲まれる領域にトランジスタを
構成する素子部４０３を形成し、このおそしぶ４０３の
保護及び絶縁のためにＣＶＤ法によりＳｉＯ2 膜４０６
を形成し、上層の配線の形成を容易にするためにメルト
リフロー法等によりＳｉＯ2 膜４０６の平坦化を行った
ところである。なお、４０４は素子部４０３のゲート電
極、４０５は同ゲート側壁である。
【０００８】このような状態の基板４０１上のＳｉＯ2
４０６に図４（ｂ）に示すようにコンタクト孔４０７を
形成する。なお、この際、基板４０１のコンタクト孔４
０７内の露出部分及びＳｉＯ2 膜４０６上に後工程で堆
積される物質の反応性などを考慮し、更にＴｉＮ等から
なるバリアメタルを形成する場合もある。
４０６に図４（ｂ）に示すようにコンタクト孔４０７を
形成する。なお、この際、基板４０１のコンタクト孔４
０７内の露出部分及びＳｉＯ2 膜４０６上に後工程で堆
積される物質の反応性などを考慮し、更にＴｉＮ等から
なるバリアメタルを形成する場合もある。
【０００９】次に、図４（ｃ）に示すように基板４０１
全面にＣＶＤ法により導電性の物質を堆積し、導電材層
４０８を形成する。このとき、前述したように、ＣＶＤ
法はスパッタ法よりも段差部の被覆性に優れているた
め、コンタクト孔４０７内は空隙を生じることなく完全
に充填される。なお、その際の充填材としてはタングス
テン、多結晶シリコン等が一般的であるが、多結晶シリ
コンを用いる場合には、ホウ素、砒素、リン等の導電性
不純物を導入して抵抗率を下げる場合もある。また、同
様に多結晶シリコンを用いる場合、多結晶シリコンで充
填した後に金属との熱反応を用いて金属珪化物を形成
し、抵抗を下げる方法もある。
全面にＣＶＤ法により導電性の物質を堆積し、導電材層
４０８を形成する。このとき、前述したように、ＣＶＤ
法はスパッタ法よりも段差部の被覆性に優れているた
め、コンタクト孔４０７内は空隙を生じることなく完全
に充填される。なお、その際の充填材としてはタングス
テン、多結晶シリコン等が一般的であるが、多結晶シリ
コンを用いる場合には、ホウ素、砒素、リン等の導電性
不純物を導入して抵抗率を下げる場合もある。また、同
様に多結晶シリコンを用いる場合、多結晶シリコンで充
填した後に金属との熱反応を用いて金属珪化物を形成
し、抵抗を下げる方法もある。
【００１０】次に、図４（ｄ）に示すように、コンタク
ト孔４０７の外部に堆積した導電材層４０８を異方性ド
ライエッチングを用いて除去し、後工程で形成される配
線材層と基板４０１との電気的コンタクトをとるための
導電材層４０９を形成する。
ト孔４０７の外部に堆積した導電材層４０８を異方性ド
ライエッチングを用いて除去し、後工程で形成される配
線材層と基板４０１との電気的コンタクトをとるための
導電材層４０９を形成する。
【００１１】次にＡｌ等からなる配線を形成する金属を
スパッタ法により堆積し、それをパターニングして図４
（ｅ）に示すように配線４１０を形成する。
スパッタ法により堆積し、それをパターニングして図４
（ｅ）に示すように配線４１０を形成する。
【００１２】上述したような工程を行うことによりコン
タクト孔４０７を完全に充填することができる。
タクト孔４０７を完全に充填することができる。
【００１３】ビア孔については上述のトランジスタ素子
部４０３の部分が例えばＡｌで形成された配線であるこ
とと、配線の上に形成されたＳｉＯ2 膜４０６の平坦化
をメルトリフローによらず、例えばレジストエッチバッ
ク等の高温熱工程を伴わない工程を用いて行うことを除
けば同様の工程と考えて良い。
部４０３の部分が例えばＡｌで形成された配線であるこ
とと、配線の上に形成されたＳｉＯ2 膜４０６の平坦化
をメルトリフローによらず、例えばレジストエッチバッ
ク等の高温熱工程を伴わない工程を用いて行うことを除
けば同様の工程と考えて良い。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来のプロセスにおいては、コンタクト孔やビア孔等の接
続用孔を導電材で充填する場合、エッチバック法による
接続用孔外の導電材の除去工程を含むが、その際、オー
バエッチングになり、接続用孔の側壁と導電材との間に
欠陥が生じる場合がある。このような場合、次工程との
間に洗浄やウェットエッチング等の処理を行うと、薬液
が接続用孔の側壁を伝わって下層の素子部や配線を侵す
場合がある。これは、オーバエッチング量の多少にかか
わらず、接続用孔の周辺が露出しているために同様のこ
とが予想される。
来のプロセスにおいては、コンタクト孔やビア孔等の接
続用孔を導電材で充填する場合、エッチバック法による
接続用孔外の導電材の除去工程を含むが、その際、オー
バエッチングになり、接続用孔の側壁と導電材との間に
欠陥が生じる場合がある。このような場合、次工程との
間に洗浄やウェットエッチング等の処理を行うと、薬液
が接続用孔の側壁を伝わって下層の素子部や配線を侵す
場合がある。これは、オーバエッチング量の多少にかか
わらず、接続用孔の周辺が露出しているために同様のこ
とが予想される。
【００１５】また、このように配線を形成する物質と接
続用孔を充填する物質が異なる場合には接触抵抗の原因
となることが考えられる。このような接触抵抗を最小限
に低減することも重要である。
続用孔を充填する物質が異なる場合には接触抵抗の原因
となることが考えられる。このような接触抵抗を最小限
に低減することも重要である。
【００１６】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、接続
用孔への導電材層充填後、この接続用孔の側壁を露出さ
せず、かつ導電材層とその上層配線材層との接触抵抗低
減に寄与する半導体装置及びその製造方法を提供するこ
とにある。
鑑みてなされたもので、その目的とするところは、接続
用孔への導電材層充填後、この接続用孔の側壁を露出さ
せず、かつ導電材層とその上層配線材層との接触抵抗低
減に寄与する半導体装置及びその製造方法を提供するこ
とにある。
【００１７】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置は、半導体基板上に形成された絶縁保護膜
と、この絶縁保護膜の所定位置に形成された開口部と、
この開口部に埋め込まれ且つ上記絶縁保護膜上にわたっ
て形成された導電材層と、この導電材層上に形成された
配線材層とを具備したことを特徴とする。
半導体装置は、半導体基板上に形成された絶縁保護膜
と、この絶縁保護膜の所定位置に形成された開口部と、
この開口部に埋め込まれ且つ上記絶縁保護膜上にわたっ
て形成された導電材層と、この導電材層上に形成された
配線材層とを具備したことを特徴とする。
【００１８】請求項２記載の半導体装置の製造方法は、
半導体基板上に絶縁保護膜を形成する工程と、この絶縁
保護膜の所定位置に開口部を形成する工程と、この開口
部内から上記絶縁保護膜上にわたって導電材層を形成す
る工程と、この導電材層を上記絶縁保護膜よりも厚い膜
厚を確保するように全面エッチバックする工程と、上記
導電材層上に配線材層を形成する工程と、上記開口部上
に、この開口部より幅広に、上記導電材層及び配線材層
が残置するようにパターニングする工程とを具備したこ
とを特徴とする。
半導体基板上に絶縁保護膜を形成する工程と、この絶縁
保護膜の所定位置に開口部を形成する工程と、この開口
部内から上記絶縁保護膜上にわたって導電材層を形成す
る工程と、この導電材層を上記絶縁保護膜よりも厚い膜
厚を確保するように全面エッチバックする工程と、上記
導電材層上に配線材層を形成する工程と、上記開口部上
に、この開口部より幅広に、上記導電材層及び配線材層
が残置するようにパターニングする工程とを具備したこ
とを特徴とする。
【００１９】
【作用】本発明によれば、接続用孔を充填する導電材層
が、接続用孔内においては絶縁保護膜よりも厚肉に形成
されるので、接続用孔の導電材によって充填された後に
おいてはその側壁が孔外の導電材により覆われ、露出す
ることがなく、したがって、その後工程において接続用
孔やその下層をなす素子部や配線部が薬液で侵される恐
れなく洗浄やウェットエッチング等の処理を行うことが
できる。
が、接続用孔内においては絶縁保護膜よりも厚肉に形成
されるので、接続用孔の導電材によって充填された後に
おいてはその側壁が孔外の導電材により覆われ、露出す
ることがなく、したがって、その後工程において接続用
孔やその下層をなす素子部や配線部が薬液で侵される恐
れなく洗浄やウェットエッチング等の処理を行うことが
できる。
【００２０】また、導電材層と上層配線材層とのコンタ
クトは接続用孔外の広いスペースで行われるため、孔の
寸法に制約されること無く両者の接触面積を広く取るこ
とができ、導電材層と上層配線材層との接触抵抗を低減
することができる。
クトは接続用孔外の広いスペースで行われるため、孔の
寸法に制約されること無く両者の接触面積を広く取るこ
とができ、導電材層と上層配線材層との接触抵抗を低減
することができる。
【００２１】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
つつ説明する。
【００２２】図１は本発明の第１の実施例に係る半導体
装置の製造プロセスを示すものである。ここでも、コン
タクト孔を例にとって説明するが、ビア孔についても同
様の工程が可能なことは言うまでもない。
装置の製造プロセスを示すものである。ここでも、コン
タクト孔を例にとって説明するが、ビア孔についても同
様の工程が可能なことは言うまでもない。
【００２３】まず、図１（ａ）において、１０１はシリ
コン基板であり、この図に示す状態は、係る基板１０１
上に選択酸化によって素子分離ＳｉＯ2 膜１０２を形成
し、このＳｉＯ2 １０２で囲まれた領域にトランジスタ
等の素子部１０３を形成し、さらに、この素子部１０３
を保護し、後工程で形成される上層配線材層との間の絶
縁をするためのＳｉＯ2 膜１０６を堆積し、メルトリフ
ローなどの方法を用いて、このＳｉＯ2 膜１０６の平坦
化を行ったところである。先にも述べたように、この平
坦化工程は上層に配線を形成するのを容易にするために
行うものである。なお、リフロー工程によって平坦化を
行う場合にはリフロー温度を低くするなどの目的のため
にＳｉＯ2 にはホウ素やリン等が添加されているのが普
通である。なお、１０４は素子部１０３のゲート電極、
１０５は同ゲート側壁である。
コン基板であり、この図に示す状態は、係る基板１０１
上に選択酸化によって素子分離ＳｉＯ2 膜１０２を形成
し、このＳｉＯ2 １０２で囲まれた領域にトランジスタ
等の素子部１０３を形成し、さらに、この素子部１０３
を保護し、後工程で形成される上層配線材層との間の絶
縁をするためのＳｉＯ2 膜１０６を堆積し、メルトリフ
ローなどの方法を用いて、このＳｉＯ2 膜１０６の平坦
化を行ったところである。先にも述べたように、この平
坦化工程は上層に配線を形成するのを容易にするために
行うものである。なお、リフロー工程によって平坦化を
行う場合にはリフロー温度を低くするなどの目的のため
にＳｉＯ2 にはホウ素やリン等が添加されているのが普
通である。なお、１０４は素子部１０３のゲート電極、
１０５は同ゲート側壁である。
【００２４】次に、図１（ｂ）に示すように、ＳｉＯ2
膜１０６にコンタクト孔１０７を開孔する。このコンタ
クト孔１０７を充填する物質がシリコンと反応しやすい
場合などには、この上にＴｉＮ等からなるバリアメタル
を形成することがある。
膜１０６にコンタクト孔１０７を開孔する。このコンタ
クト孔１０７を充填する物質がシリコンと反応しやすい
場合などには、この上にＴｉＮ等からなるバリアメタル
を形成することがある。
【００２５】そして、図１（ｃ）に示すように、基板１
０１全面にＣＶＤ法によりコンタクト孔１０７外へ食み
出す程度にまで導電性の物質を堆積し、導電材層１０８
を形成する。このような工程で用いられる導電性の物質
としては、タングステン、多結晶シリコン、金属珪化物
などが上げられる。多結晶シリコンを用いる場合には抵
抗率を下げるために、ホウ素、砒素、リン等の不純物を
添加して用いることがある。また、コンタクト孔１０７
の充填率やコンタクト孔１０７の上の平坦性は、この時
の堆積膜厚に依存する。
０１全面にＣＶＤ法によりコンタクト孔１０７外へ食み
出す程度にまで導電性の物質を堆積し、導電材層１０８
を形成する。このような工程で用いられる導電性の物質
としては、タングステン、多結晶シリコン、金属珪化物
などが上げられる。多結晶シリコンを用いる場合には抵
抗率を下げるために、ホウ素、砒素、リン等の不純物を
添加して用いることがある。また、コンタクト孔１０７
の充填率やコンタクト孔１０７の上の平坦性は、この時
の堆積膜厚に依存する。
【００２６】続いて、図１（ｄ）に示すように、導電材
層１０８におけるコンタクト孔１０７の外側の部分をあ
る一定の膜厚だけ残してエッチバックする。これによ
り、導電材層１０８はコンタクト孔１０７内においてＳ
ｉＯ2 膜１０６よりも厚肉な状態が維持される。この際
のエッチバックには異方性のドライエッチングまたは等
方性のドライエッチングを用いる。この時に残す膜厚は
次工程におけるパターニングの際に配線材と同時にエッ
チングするためにある程度薄いことが望ましい。そのよ
うな膜厚を残す際に堆積膜厚を薄くする方法とエッチバ
ック量を多くする方法の２通りが考えられる。ただし、
堆積膜厚をある程度以上薄くすると、コンタクト孔１０
７の充填率が低くなり、またコンタクト孔１０７の上の
平坦性も悪くなるため、前者の方法を取る場合には注意
を要する。
層１０８におけるコンタクト孔１０７の外側の部分をあ
る一定の膜厚だけ残してエッチバックする。これによ
り、導電材層１０８はコンタクト孔１０７内においてＳ
ｉＯ2 膜１０６よりも厚肉な状態が維持される。この際
のエッチバックには異方性のドライエッチングまたは等
方性のドライエッチングを用いる。この時に残す膜厚は
次工程におけるパターニングの際に配線材と同時にエッ
チングするためにある程度薄いことが望ましい。そのよ
うな膜厚を残す際に堆積膜厚を薄くする方法とエッチバ
ック量を多くする方法の２通りが考えられる。ただし、
堆積膜厚をある程度以上薄くすると、コンタクト孔１０
７の充填率が低くなり、またコンタクト孔１０７の上の
平坦性も悪くなるため、前者の方法を取る場合には注意
を要する。
【００２７】そして、図１（ｅ）に示すように、導電材
層１０８の上にＡｌ等からなる配線材をスパッタ法によ
り堆積した後、導電材層１０８と配線材とをパターニン
グすることにより配線を形成する。１０９はその下層と
なる導電材層、１１０は上層配線材層である。
層１０８の上にＡｌ等からなる配線材をスパッタ法によ
り堆積した後、導電材層１０８と配線材とをパターニン
グすることにより配線を形成する。１０９はその下層と
なる導電材層、１１０は上層配線材層である。
【００２８】以上のような工程を行うことにより、コン
タクト孔１０７を充填する導電材層１０９が、コンタク
ト孔１０７内においてはＳｉＯ2 膜１０６よりも厚肉に
形成されるので、コンタクト孔１０７が原形導電材層１
０８によって充填された後においてはその側壁が導電材
層１０８あるいは１０９のコンタクト孔１０７外の部分
により覆われて露出することがなく、したがって、その
後工程においてコンタクト孔１０７やその下層をなす素
子部１０３が薬液で侵されることがなく、その心配なし
に洗浄やウェットエッチング等の処理を行うことができ
る。
タクト孔１０７を充填する導電材層１０９が、コンタク
ト孔１０７内においてはＳｉＯ2 膜１０６よりも厚肉に
形成されるので、コンタクト孔１０７が原形導電材層１
０８によって充填された後においてはその側壁が導電材
層１０８あるいは１０９のコンタクト孔１０７外の部分
により覆われて露出することがなく、したがって、その
後工程においてコンタクト孔１０７やその下層をなす素
子部１０３が薬液で侵されることがなく、その心配なし
に洗浄やウェットエッチング等の処理を行うことができ
る。
【００２９】また、導電材層１０９と上層配線材層１１
０とのコンタクトはコンタクト孔１０７外の広いスペー
スで行われるため、コンタクト孔１０７の寸法に制約さ
れること無く両者の接触面積を広く取ることができ、導
電材層１０９と上層配線材層１１０との接触抵抗を低減
することができることとなる。
０とのコンタクトはコンタクト孔１０７外の広いスペー
スで行われるため、コンタクト孔１０７の寸法に制約さ
れること無く両者の接触面積を広く取ることができ、導
電材層１０９と上層配線材層１１０との接触抵抗を低減
することができることとなる。
【００３０】図２は本発明の第２の実施例に係る半導体
装置の製造プロセスを示すものである。
装置の製造プロセスを示すものである。
【００３１】まず、図２（ａ）において、２０１はシリ
コン基板であり、係る基板２０１上に選択酸化によって
素子分離ＳｉＯ2 膜２０２を形成し、このＳｉＯ2 ２０
２で囲まれた領域にトランジスタ等の素子部２０３を形
成する。さらに、この素子部２０３を保護し、後工程で
形成される上層配線材層との間の絶縁をするためのＳｉ
Ｏ2 膜２０６を堆積し、メルトリフローなどの方法を用
いて、このＳｉＯ2 膜２０６の平坦化を行う。その後、
ＳｉＯ2 膜２０６にコンタクト孔２０７を開孔する。よ
って、このコンタクト孔２０７の開孔までは前述した第
１の実施例における図１（ｂ）までの工程と同様であ
る。
コン基板であり、係る基板２０１上に選択酸化によって
素子分離ＳｉＯ2 膜２０２を形成し、このＳｉＯ2 ２０
２で囲まれた領域にトランジスタ等の素子部２０３を形
成する。さらに、この素子部２０３を保護し、後工程で
形成される上層配線材層との間の絶縁をするためのＳｉ
Ｏ2 膜２０６を堆積し、メルトリフローなどの方法を用
いて、このＳｉＯ2 膜２０６の平坦化を行う。その後、
ＳｉＯ2 膜２０６にコンタクト孔２０７を開孔する。よ
って、このコンタクト孔２０７の開孔までは前述した第
１の実施例における図１（ｂ）までの工程と同様であ
る。
【００３２】さらに意、本実施例においては、ＴｉＮと
Ｔｉとからなるバリアメタル膜２０８を形成し、その
後、図２（ｂ）に示すように、その上から導電材として
多結晶シリコンを堆積し、この多結晶シリコンからなる
導電材層２０９によりコンタクト孔２０７を充填する。
Ｔｉとからなるバリアメタル膜２０８を形成し、その
後、図２（ｂ）に示すように、その上から導電材として
多結晶シリコンを堆積し、この多結晶シリコンからなる
導電材層２０９によりコンタクト孔２０７を充填する。
【００３３】次に、図２（ｃ）に示すように、等方性ま
たは異方性のドライエッチングを用いてコンタクト孔２
０７の外に堆積した導電材層２０９の多結晶シリコンを
一部残してエッチバックする。これにより、導電材層２
０９はコンタクト孔２０７内においてＳｉＯ2 膜２０６
よりも厚肉な状態が維持されることとなる。
たは異方性のドライエッチングを用いてコンタクト孔２
０７の外に堆積した導電材層２０９の多結晶シリコンを
一部残してエッチバックする。これにより、導電材層２
０９はコンタクト孔２０７内においてＳｉＯ2 膜２０６
よりも厚肉な状態が維持されることとなる。
【００３４】次に、全面に、金属、例えば、Ｔｉ、Ｎ
ｉ、Ｃｏ等をスパッタ法により形成し、ＲＴＡ等を用い
て導電材層２０９の多結晶シリコンとそれらいずれかの
金属とを反応させ、コンタクト孔２０７内の多結晶シリ
コンを完全に金属珪化物に変化させる。図２（ｄ）にお
いて、２１０はその金属珪化物からなる導電材層であ
る。この処理の際に、金属は全ての多結晶シリコンと反
応して金属珪化物を形成するのに十分な量であることが
必要である。このようにすると、図２（ｄ）に示すよう
に未反応金属２１１が残留するが、それらはウェットエ
ッチングを用いることにより図２（ｅ）に示すように、
導電材層２１０の金属珪化物を残して選択的に除去する
ことができる。エッチャントは金属の種類によって異な
るが、例えば、ＴｉではＮＨ3 、Ｈ2 Ｏ2 、Ｈ2 Ｏの混
合液等を用いれば選択的に未反応金属が除去されること
が知られている。このように選択エッチングを行う際に
は、コンタクト孔２０７の周辺部が完全に露出した状態
ではエッチャントがコンタクト孔２０７の側壁を伝って
下層をなすトランジスタ素子部２０３に達することや、
コンタクト孔２０７の側壁と導電材層２１０の金属珪化
物との間に残留し、信頼性を低下させる恐れがあるが、
本工程のようにコンタクト孔２０７の側壁が露出しない
方法を採ればそのような問題はない。
ｉ、Ｃｏ等をスパッタ法により形成し、ＲＴＡ等を用い
て導電材層２０９の多結晶シリコンとそれらいずれかの
金属とを反応させ、コンタクト孔２０７内の多結晶シリ
コンを完全に金属珪化物に変化させる。図２（ｄ）にお
いて、２１０はその金属珪化物からなる導電材層であ
る。この処理の際に、金属は全ての多結晶シリコンと反
応して金属珪化物を形成するのに十分な量であることが
必要である。このようにすると、図２（ｄ）に示すよう
に未反応金属２１１が残留するが、それらはウェットエ
ッチングを用いることにより図２（ｅ）に示すように、
導電材層２１０の金属珪化物を残して選択的に除去する
ことができる。エッチャントは金属の種類によって異な
るが、例えば、ＴｉではＮＨ3 、Ｈ2 Ｏ2 、Ｈ2 Ｏの混
合液等を用いれば選択的に未反応金属が除去されること
が知られている。このように選択エッチングを行う際に
は、コンタクト孔２０７の周辺部が完全に露出した状態
ではエッチャントがコンタクト孔２０７の側壁を伝って
下層をなすトランジスタ素子部２０３に達することや、
コンタクト孔２０７の側壁と導電材層２１０の金属珪化
物との間に残留し、信頼性を低下させる恐れがあるが、
本工程のようにコンタクト孔２０７の側壁が露出しない
方法を採ればそのような問題はない。
【００３５】以降は、全面に配線を形成する金属を堆積
し、導電材層２１０と共にパターニングする工程は第１
の実施例における図１（ｅ）に示す工程と同様である。
し、導電材層２１０と共にパターニングする工程は第１
の実施例における図１（ｅ）に示す工程と同様である。
【００３６】以上説明した第２の実施例によっても上記
第１の実施例と同様の効果を奏することは言うまでもな
い。
第１の実施例と同様の効果を奏することは言うまでもな
い。
【００３７】また、ビア孔に対するプロセスにおいても
同様のプロセスを採用し得ることも勿論のことである。
同様のプロセスを採用し得ることも勿論のことである。
【００３８】
【発明の効果】以上説明したように本発明によれば、接
続用孔を充填する導電材層が、接続用孔内においては絶
縁保護膜よりも厚肉に形成されるので、接続用孔の導電
材によって充填された後においてはその側壁が孔外の導
電材により覆われ、露出することがなく、したがって、
その後工程において接続用孔やその下層をなす素子部や
配線部が薬液で侵される恐れなく洗浄やウェットエッチ
ング等の処理を行うことができる。
続用孔を充填する導電材層が、接続用孔内においては絶
縁保護膜よりも厚肉に形成されるので、接続用孔の導電
材によって充填された後においてはその側壁が孔外の導
電材により覆われ、露出することがなく、したがって、
その後工程において接続用孔やその下層をなす素子部や
配線部が薬液で侵される恐れなく洗浄やウェットエッチ
ング等の処理を行うことができる。
【００３９】また、導電材層と上層配線材層とのコンタ
クトは接続用孔外の広いスペースで行われるため、孔の
寸法に制約されること無く両者の接触面積を広く取るこ
とができ、導電材層と上層配線材層との接触抵抗を低減
することができる。
クトは接続用孔外の広いスペースで行われるため、孔の
寸法に制約されること無く両者の接触面積を広く取るこ
とができ、導電材層と上層配線材層との接触抵抗を低減
することができる。
【図１】本発明の第１の実施例に係る半導体装置の製造
プロセスを示す工程別素子断面図。
プロセスを示す工程別素子断面図。
【図２】本発明の第２の実施例に係る半導体装置の製造
プロセスを示す工程別素子断面図。
プロセスを示す工程別素子断面図。
【図３】従来の半導体装置及びその製法における問題点
を図解する素子一部拡大断面図。
を図解する素子一部拡大断面図。
【図４】従来の半導体装置の製造プロセスを示す工程別
素子断面図。
素子断面図。
１０１ シリコン基板 １０３ 素子部 １０６ 絶縁保護膜となるＳｉＯ2 膜 １０７ コンタクト孔 １０９ 導電材層 １１０ 配線材層 ２０１ シリコン基板 ２０３ 素子部 ２０６ 絶縁保護膜となるＳｉＯ2 膜 ２０７ コンタクト孔 ２０８ バリアメタル膜 ２１０ 導電材層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ｒ 7738−4Ｍ
Claims (2)
- 【請求項１】半導体基板上に形成された絶縁保護膜と、 この絶縁保護膜の所定位置に形成された開口部と、 この開口部に埋め込まれ且つ前記絶縁保護膜上にわたっ
て形成された導電材層と、 この導電材層上に形成された配線材層とを具備したこと
を特徴とする半導体装置。 - 【請求項２】半導体基板上に絶縁保護膜を形成する工程
と、 この絶縁保護膜の所定位置に開口部を形成する工程と、 この開口部内から前記絶縁保護膜上にわたって導電材層
を形成する工程と、 この導電材層を前記絶縁保護膜よりも厚い膜厚を確保す
るように全面エッチバックする工程と、 前記導電材層上に配線材層を形成する工程と、 前記開口部上に前記開口部より幅広に前記導電材層及び
前記配線材層が残置するようにパターニングする工程と
を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34549291A JPH05175347A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34549291A JPH05175347A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175347A true JPH05175347A (ja) | 1993-07-13 |
Family
ID=18376953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34549291A Pending JPH05175347A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175347A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183381A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置の製造方法 |
| JPH0878527A (ja) * | 1994-08-31 | 1996-03-22 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP2018152514A (ja) * | 2017-03-14 | 2018-09-27 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
-
1991
- 1991-12-26 JP JP34549291A patent/JPH05175347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183381A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置の製造方法 |
| JPH0878527A (ja) * | 1994-08-31 | 1996-03-22 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP2018152514A (ja) * | 2017-03-14 | 2018-09-27 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
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