JP2003142683A - 半導体装置および半導体製造方法 - Google Patents
半導体装置および半導体製造方法Info
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- JP2003142683A JP2003142683A JP2001337224A JP2001337224A JP2003142683A JP 2003142683 A JP2003142683 A JP 2003142683A JP 2001337224 A JP2001337224 A JP 2001337224A JP 2001337224 A JP2001337224 A JP 2001337224A JP 2003142683 A JP2003142683 A JP 2003142683A
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- electrode
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Abstract
(57)【要約】
【課題】 ポリメタル電極を持つ半導体装置におけるコ
ンタクト抵抗特性を適切に改善する。 【解決手段】 ポリシリコンからなるゲート電極１２
と、ゲート電極１２にバリアメタル１１を介して被覆形
成されゲート電極１２とともにポリメタル電極を構成す
る高融点メタル１０と、前記ポリメタル電極に対する電
気的接続を確保するためのコンタクト部材１７とを備え
たものにおいて、前記コンタクト部材１７が高融点メタ
ル１０およびバリアメタル１１を貫通してゲート電極１
２まで達しているようにした。
ンタクト抵抗特性を適切に改善する。 【解決手段】 ポリシリコンからなるゲート電極１２
と、ゲート電極１２にバリアメタル１１を介して被覆形
成されゲート電極１２とともにポリメタル電極を構成す
る高融点メタル１０と、前記ポリメタル電極に対する電
気的接続を確保するためのコンタクト部材１７とを備え
たものにおいて、前記コンタクト部材１７が高融点メタ
ル１０およびバリアメタル１１を貫通してゲート電極１
２まで達しているようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
び半導体製造方法、特に、Ｓｉデバイスの構造並びにそ
の製法に関するものである。
び半導体製造方法、特に、Ｓｉデバイスの構造並びにそ
の製法に関するものである。
【０００２】
【従来の技術】図１はＳｉデバイスの配線，コンタクト
構造部分を示す平面図である。図２はそのＡ−Ａ線にお
ける従来装置の構成を示す断面図である。
構造部分を示す平面図である。図２はそのＡ−Ａ線にお
ける従来装置の構成を示す断面図である。
【０００３】図１において、１はトランジスタを構成す
るゲート電極、２はコンタクト、３はトランジスタを構
成する活性領域である。また、図２の１２はゲート電極
を構成するＰあるいはＮ型の不純物を含むポリシリコン
膜、１０はＷ等の高融点メタル、１１はポリシリコン膜
とＷ膜の反応を抑制するためのバリアメタルである。以
下、Ｗ等の高融点メタル／バリアメタル／ポリシリコン
からなる構成を持つ本ゲート構造をポリメタル電極と呼
ぶ。
るゲート電極、２はコンタクト、３はトランジスタを構
成する活性領域である。また、図２の１２はゲート電極
を構成するＰあるいはＮ型の不純物を含むポリシリコン
膜、１０はＷ等の高融点メタル、１１はポリシリコン膜
とＷ膜の反応を抑制するためのバリアメタルである。以
下、Ｗ等の高融点メタル／バリアメタル／ポリシリコン
からなる構成を持つ本ゲート構造をポリメタル電極と呼
ぶ。
【０００４】近年デバイスの微細化によって、半導体デ
バイスに使用する各種配線層の幅が微細化されるため、
配線層の低抵抗化が必須となっている。トランジスタを
構成するゲート電極も同様で、ポリシリコン電極ポリサ
イド電極（シリサイド膜とポリシリコンの重ね膜）、ポ
リメタル電極、更にはメタル電極と使用されるゲート電
極は、近年低抵抗化されようとしている。
バイスに使用する各種配線層の幅が微細化されるため、
配線層の低抵抗化が必須となっている。トランジスタを
構成するゲート電極も同様で、ポリシリコン電極ポリサ
イド電極（シリサイド膜とポリシリコンの重ね膜）、ポ
リメタル電極、更にはメタル電極と使用されるゲート電
極は、近年低抵抗化されようとしている。
【０００５】その一つのポリメタル電極は、高融点メタ
ルを使用するため、低抵抗でありながら、且つ、後工程
の熱処理に対する耐性も強く近年実用化されようとして
いる。しかしながら、ポリメタル電極は高融点メタルと
ポリシリコンの間に両者の反応を抑制するためのバリア
メタルが要るため、バリアメタルの種類によっては後工
程の熱処理による変質によって、このバリアメタルが高
抵抗層になるので、Ｗとポリシリコン間の界面抵抗が上
昇するといった問題があった。特に、高速のロジック回
路に使われている短距離ゲート電極は、この界面抵抗の
上昇によって、インバータ遅延を引き起し、結果とし
て、デバイスの高速化を阻害するといった欠点があっ
た。例としては、Ｗとポリシリコンの間にバリアメタル
としてＷＮを用いたポリメタル電極で、上記の現象が確
認されている。
ルを使用するため、低抵抗でありながら、且つ、後工程
の熱処理に対する耐性も強く近年実用化されようとして
いる。しかしながら、ポリメタル電極は高融点メタルと
ポリシリコンの間に両者の反応を抑制するためのバリア
メタルが要るため、バリアメタルの種類によっては後工
程の熱処理による変質によって、このバリアメタルが高
抵抗層になるので、Ｗとポリシリコン間の界面抵抗が上
昇するといった問題があった。特に、高速のロジック回
路に使われている短距離ゲート電極は、この界面抵抗の
上昇によって、インバータ遅延を引き起し、結果とし
て、デバイスの高速化を阻害するといった欠点があっ
た。例としては、Ｗとポリシリコンの間にバリアメタル
としてＷＮを用いたポリメタル電極で、上記の現象が確
認されている。
【０００６】また、Ｗ等の高融点メタルは従来から使用
されてきた酸（Ｈ2ＳＯ4，ＨＣＬ，ＨＮＯ3）やアルカ
リ（ＮＨ4ＯＨ）と過水（Ｈ2Ｏ2）の混合液からなる洗
浄液を使用できないため、レジスト残渣や異物などの除
去が不十分であるとか、コンタクト抵抗が安定しないと
いった問題があった。
されてきた酸（Ｈ2ＳＯ4，ＨＣＬ，ＨＮＯ3）やアルカ
リ（ＮＨ4ＯＨ）と過水（Ｈ2Ｏ2）の混合液からなる洗
浄液を使用できないため、レジスト残渣や異物などの除
去が不十分であるとか、コンタクト抵抗が安定しないと
いった問題があった。
【０００７】ちなみに、Ｗ／ＷＮ／ポリシリコンで構成
されるポリメタル電極は、Ｗが非常にポピュラーな金属
であること、また、エッチングが従来の延長線の技術で
可能なこと、さらには、ゲートエッチング時のダメージ
除去対策として行う再酸化プロセスをＨ2／Ｈ2Ｏ雰囲気
で行えば、Ｗを酸化させずにポリシリコンのみ選択的に
酸化できるなどの特徴がある。
されるポリメタル電極は、Ｗが非常にポピュラーな金属
であること、また、エッチングが従来の延長線の技術で
可能なこと、さらには、ゲートエッチング時のダメージ
除去対策として行う再酸化プロセスをＨ2／Ｈ2Ｏ雰囲気
で行えば、Ｗを酸化させずにポリシリコンのみ選択的に
酸化できるなどの特徴がある。
【０００８】
【発明が解決しようとする課題】この発明は、ポリメタ
ル電極を持つ半導体装置におけるコンタクト抵抗特性を
適切に改善できる、半導体装置および半導体製造方法を
得ようとするものである。
ル電極を持つ半導体装置におけるコンタクト抵抗特性を
適切に改善できる、半導体装置および半導体製造方法を
得ようとするものである。
【０００９】
【課題を解決するための手段】第１の発明に係る半導体
装置では、ポリシリコンからなるゲート電極と、前記ゲ
ート電極にバリアメタルを介して被覆形成され前記ゲー
ト電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に対する電気的接続を確保する
ためのコンタクト部材とを備えたものにおいて、前記コ
ンタクト部材が前記ゲート電極まで達しているようにし
たものである。
装置では、ポリシリコンからなるゲート電極と、前記ゲ
ート電極にバリアメタルを介して被覆形成され前記ゲー
ト電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に対する電気的接続を確保する
ためのコンタクト部材とを備えたものにおいて、前記コ
ンタクト部材が前記ゲート電極まで達しているようにし
たものである。
【００１０】第２の発明に係る半導体装置では、半導体
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第１のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第２のコンタクト部材とを備えたも
のにおいて、前記第１および第２のコンタクト部材のう
ち、前記第２のコンタクト部材の前記半導体基板におけ
る活性領域への接続部のみにコンタクト抵抗を安定させ
るためのシリサイド膜を設けたものである。
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第１のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第２のコンタクト部材とを備えたも
のにおいて、前記第１および第２のコンタクト部材のう
ち、前記第２のコンタクト部材の前記半導体基板におけ
る活性領域への接続部のみにコンタクト抵抗を安定させ
るためのシリサイド膜を設けたものである。
【００１１】第３の発明に係る半導体装置では、ポリシ
リコンからなるゲート電極と、前記ゲート電極にバリア
メタルを介して被覆形成され前記ゲート電極とともにポ
リメタル電極を構成する高融点メタルと、前記ポリメタ
ル電極に対する電気的接続を確保するためのコンタクト
部材とを備えたものにおいて、前記コンタクト部材が前
記ゲート電極まで達しているとともに、前記コンタクト
部材の側壁として窒化膜を設けたものである。
リコンからなるゲート電極と、前記ゲート電極にバリア
メタルを介して被覆形成され前記ゲート電極とともにポ
リメタル電極を構成する高融点メタルと、前記ポリメタ
ル電極に対する電気的接続を確保するためのコンタクト
部材とを備えたものにおいて、前記コンタクト部材が前
記ゲート電極まで達しているとともに、前記コンタクト
部材の側壁として窒化膜を設けたものである。
【００１２】第４の発明に係る半導体装置では、半導体
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第１のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第２のコンタクト部材とを備えたも
のにおいて、前記第１のコンタクト部材が前記バリアメ
タルおよび高融点メタルを貫通してポリシリコンからな
る前記ゲート電極まで達しているとともに、前記第１の
コンタクト部材の側壁として窒化膜を設け、かつ、前記
第２のコンタクト部材の側壁として窒化膜を設けたもの
である。
基板に設けられたポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に接続され前記ポリメタ
ル電極に対する電気的接続を確保するための第１のコン
タクト部材と、前記半導体基板における活性領域に接続
され前記半導体基板における活性領域に対する電気的接
続を確保するための第２のコンタクト部材とを備えたも
のにおいて、前記第１のコンタクト部材が前記バリアメ
タルおよび高融点メタルを貫通してポリシリコンからな
る前記ゲート電極まで達しているとともに、前記第１の
コンタクト部材の側壁として窒化膜を設け、かつ、前記
第２のコンタクト部材の側壁として窒化膜を設けたもの
である。
【００１３】第５の発明に係る半導体装置では、ポリシ
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記周辺回路部コ
ンタクト部材が前記ロジック部ゲート電極まで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ルで止まっているようにしたものである。
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記周辺回路部コ
ンタクト部材が前記ロジック部ゲート電極まで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ルで止まっているようにしたものである。
【００１４】第６の発明に係る半導体装置では、第５の
発明において、前記メモリセル部ポリメタル電極にメタ
ル絶縁膜を被覆したものである。
発明において、前記メモリセル部ポリメタル電極にメタ
ル絶縁膜を被覆したものである。
【００１５】第７の発明に係る半導体装置では、第５の
発明において、前記メモリセル部ポリメタル電極および
前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆す
るとともに、前記メモリセル部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚が前記周辺回路部ポリメタル電極
を被覆するメタル絶縁膜の膜厚よりも大きく設定されて
いることを特徴とするものである。
発明において、前記メモリセル部ポリメタル電極および
前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆す
るとともに、前記メモリセル部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚が前記周辺回路部ポリメタル電極
を被覆するメタル絶縁膜の膜厚よりも大きく設定されて
いることを特徴とするものである。
【００１６】第８の発明に係る半導体装置では、ポリシ
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記メモリセル部
ポリメタル電極と周辺回路部ポリメタル電極とで異なっ
た材質のバリアメタルを適用するようにしたものであ
る。
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部ポリ
メタル電極を構成する高融点メタルと、前記メモリセル
部ポリメタル電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極にバリアメタル
を介して被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部ポリメタル電極を構成する高融点メタル
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成するものにおいて、前記メモリセル部
ポリメタル電極と周辺回路部ポリメタル電極とで異なっ
た材質のバリアメタルを適用するようにしたものであ
る。
【００１７】第９の発明に係る半導体装置では、ポリシ
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部電極
を構成する高融点メタルと、前記メモリセル部電極に対
する電気的接続を確保するためのメモリセル部コンタク
ト部材とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極と、前記周辺
回路部ゲート電極に被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部電極を構成するシリサイド膜
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成することにより、前記メモリセル部電極にポリメ
タルゲート構造を適用し、前記周辺回路部電極にサリサ
イド構造を適用するようにしたものである。
リコンからなるメモリセル部ゲート電極と、前記メモリ
セル部ゲート電極にバリアメタルを介して被覆形成され
前記メモリセル部ゲート電極とともにメモリセル部電極
を構成する高融点メタルと、前記メモリセル部電極に対
する電気的接続を確保するためのメモリセル部コンタク
ト部材とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極と、前記周辺
回路部ゲート電極に被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部電極を構成するシリサイド膜
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成することにより、前記メモリセル部電極にポリメ
タルゲート構造を適用し、前記周辺回路部電極にサリサ
イド構造を適用するようにしたものである。
【００１８】第１０の発明に係る半導体装置では、第５
の発明において、前記メモリセル部ポリメタル電極を被
覆する高融点メタルの膜厚が前記周辺回路部ポリメタル
電極を被覆する高融点メタルの膜厚より大きく設定され
ているものである。
の発明において、前記メモリセル部ポリメタル電極を被
覆する高融点メタルの膜厚が前記周辺回路部ポリメタル
電極を被覆する高融点メタルの膜厚より大きく設定され
ているものである。
【００１９】第１１の発明に係る半導体装置では、ポリ
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部ポ
リメタル電極を構成する高融点メタルと、前記メモリセ
ル部ポリメタル電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成するものにおい
て、前記周辺回路部コンタクト部材が前記周辺回路部ゲ
ート電極まで達しているようにし、かつ、前記メモリセ
ル部コンタクト部材は前記メモリセル部ポリメタル電極
を構成する高融点メタルで止まっているようにしたもの
であって、スタックトセルによる前記メモリセル部ポリ
メタル電極および前記周辺回路部ポリメタル電極にメタ
ル絶縁膜を被覆するとともに、前記メモリセル部ポリメ
タル電極を被覆するメタル絶縁膜の膜厚が前記周辺回路
部ポリメタル電極を被覆するメタル絶縁膜の膜厚よりも
大きく設定されているものである。
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部ポ
リメタル電極を構成する高融点メタルと、前記メモリセ
ル部ポリメタル電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成するものにおい
て、前記周辺回路部コンタクト部材が前記周辺回路部ゲ
ート電極まで達しているようにし、かつ、前記メモリセ
ル部コンタクト部材は前記メモリセル部ポリメタル電極
を構成する高融点メタルで止まっているようにしたもの
であって、スタックトセルによる前記メモリセル部ポリ
メタル電極および前記周辺回路部ポリメタル電極にメタ
ル絶縁膜を被覆するとともに、前記メモリセル部ポリメ
タル電極を被覆するメタル絶縁膜の膜厚が前記周辺回路
部ポリメタル電極を被覆するメタル絶縁膜の膜厚よりも
大きく設定されているものである。
【００２０】第１２の発明に係る半導体装置では、ポリ
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部電
極を構成する高融点メタルと、前記メモリセル部電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材とを備えてスタックトセルによるメモリセル部
を構成するとともに、ポリシリコンからなる周辺回路部
ゲート電極と、前記周辺回路部ゲート電極に被覆形成さ
れ前記周辺回路部ゲート電極とともに周辺回路部電極を
構成するシリサイド膜と、前記周辺回路部電極に対する
電気的接続を確保するための周辺回路部コンタクト部材
とを備えて周辺回路部を構成することにより、スタック
トセルによる前記メモリセル部電極にポリメタルゲート
構造を適用し、前記周辺回路部電極にサリサイド構造を
適用するようにしたものである。
シリコンからなるメモリセル部ゲート電極と、前記メモ
リセル部ゲート電極にバリアメタルを介して被覆形成さ
れ前記メモリセル部ゲート電極とともにメモリセル部電
極を構成する高融点メタルと、前記メモリセル部電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材とを備えてスタックトセルによるメモリセル部
を構成するとともに、ポリシリコンからなる周辺回路部
ゲート電極と、前記周辺回路部ゲート電極に被覆形成さ
れ前記周辺回路部ゲート電極とともに周辺回路部電極を
構成するシリサイド膜と、前記周辺回路部電極に対する
電気的接続を確保するための周辺回路部コンタクト部材
とを備えて周辺回路部を構成することにより、スタック
トセルによる前記メモリセル部電極にポリメタルゲート
構造を適用し、前記周辺回路部電極にサリサイド構造を
適用するようにしたものである。
【００２１】第１３の発明に係る半導体製造方法では、
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材を充填する工程とを含む
ものである。
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材を充填する工程とを含む
ものである。
【００２２】第１４の発明に係る半導体製造方法では、
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第１
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第２のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第１および第
２のコンタクト部材のうち、前記第２のコンタクト部材
の前記半導体基板における活性領域への接続部のみにコ
ンタクト抵抗を安定させるためのシリサイド膜を設ける
工程を含むものである。
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第１
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第２のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第１および第
２のコンタクト部材のうち、前記第２のコンタクト部材
の前記半導体基板における活性領域への接続部のみにコ
ンタクト抵抗を安定させるためのシリサイド膜を設ける
工程を含むものである。
【００２３】第１５の発明に係る半導体製造方法では、
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材の側壁としての窒化膜を
設ける工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜を設けた後、前記コンタクト
ホールを洗浄する工程と、前記コンタクトホールの洗浄
後に前記コンタクトホールへ前記コンタクト部材を充填
する工程とを含むものである。
ポリシリコンからなるゲート電極と、前記ゲート電極に
バリアメタルを介して被覆形成され前記ゲート電極とと
もにポリメタル電極を構成する高融点メタルと、前記ポ
リメタル電極に対する電気的接続を確保するためのコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記コンタクト部材を充填するためのコンタクトホール
を前記高融点メタルおよびバリアメタルを貫通して前記
ゲート電極に達するよう形成する工程と、前記コンタク
トホールに前記コンタクト部材の側壁としての窒化膜を
設ける工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜を設けた後、前記コンタクト
ホールを洗浄する工程と、前記コンタクトホールの洗浄
後に前記コンタクトホールへ前記コンタクト部材を充填
する工程とを含むものである。
【００２４】第１６の発明に係る半導体製造方法では、
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第１
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第２のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第１のコンタ
クト部材を充填するための第１のコンタクトホールを前
記高融点メタルおよびバリアメタルを貫通して前記ゲー
ト電極に達するよう形成する工程と、前記第２のコンタ
クト部材を充填するための第２のコンタクトホールを形
成する工程と、前記第１および第２のコンタクトホール
に前記第１および第２のコンタクト部材の側壁としての
窒化膜をそれぞれ設ける工程と、前記第１および第２の
コンタクトホールに前記第１および第２のコンタクト部
材をそれぞれ充填する工程とを含むものである。
半導体基板に設けられたポリシリコンからなるゲート電
極と、前記ゲート電極にバリアメタルを介して被覆形成
され前記ゲート電極とともにポリメタル電極を構成する
高融点メタルと、前記ポリメタル電極に接続され前記ポ
リメタル電極に対する電気的接続を確保するための第１
のコンタクト部材と、前記半導体基板における活性領域
に接続され前記半導体基板における活性領域に対する電
気的接続を確保するための第２のコンタクト部材とを備
えた半導体装置を製造するにあたり、前記第１のコンタ
クト部材を充填するための第１のコンタクトホールを前
記高融点メタルおよびバリアメタルを貫通して前記ゲー
ト電極に達するよう形成する工程と、前記第２のコンタ
クト部材を充填するための第２のコンタクトホールを形
成する工程と、前記第１および第２のコンタクトホール
に前記第１および第２のコンタクト部材の側壁としての
窒化膜をそれぞれ設ける工程と、前記第１および第２の
コンタクトホールに前記第１および第２のコンタクト部
材をそれぞれ充填する工程とを含むものである。
【００２５】第１７の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記周辺回路コンタクト部材を充填するための周辺
回路コンタクトホールを前記高融点メタルおよびバリア
メタルを貫通して前記周辺回路ゲート電極に達するよう
形成する工程と、前記メモリセルコンタクト部材を充填
するためのメモリセルコンタクトホールをメモリセル部
ポリメタル電極を構成する高融点メタルで止まるように
形成する工程と、前記メモリセルコンタクトホールおよ
び周辺回路コンタクトホールに前記メモリセルコンタク
ト部材および周辺回路コンタクト部材をそれぞれ充填す
る工程とを含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記周辺回路コンタクト部材を充填するための周辺
回路コンタクトホールを前記高融点メタルおよびバリア
メタルを貫通して前記周辺回路ゲート電極に達するよう
形成する工程と、前記メモリセルコンタクト部材を充填
するためのメモリセルコンタクトホールをメモリセル部
ポリメタル電極を構成する高融点メタルで止まるように
形成する工程と、前記メモリセルコンタクトホールおよ
び周辺回路コンタクトホールに前記メモリセルコンタク
ト部材および周辺回路コンタクト部材をそれぞれ充填す
る工程とを含むものである。
【００２６】第１８の発明に係る半導体製造方法では、
第１７の発明において、前記メモリセル部ポリメタル電
極にメタル絶縁膜を被覆する工程と、メモリセル部コン
タクトホールをエッチングによりメタル絶縁膜を貫通し
て形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
第１７の発明において、前記メモリセル部ポリメタル電
極にメタル絶縁膜を被覆する工程と、メモリセル部コン
タクトホールをエッチングによりメタル絶縁膜を貫通し
て形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
【００２７】第１９の発明に係る半導体製造方法では、
第１７の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極にメタル絶縁膜
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポ
リメタル電極を被覆するメタル絶縁膜の膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングによりメタル絶縁膜を貫通して形
成するメモリセル部コンタクトホール形成工程と、前記
メモリセル部コンタクトホール形成工程と同時に周辺回
路部コンタクトホールをエッチングによりメタル絶縁
膜，高融点メタルおよびバリアメタルを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むもので
ある。
第１７の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極にメタル絶縁膜
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポ
リメタル電極を被覆するメタル絶縁膜の膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングによりメタル絶縁膜を貫通して形
成するメモリセル部コンタクトホール形成工程と、前記
メモリセル部コンタクトホール形成工程と同時に周辺回
路部コンタクトホールをエッチングによりメタル絶縁
膜，高融点メタルおよびバリアメタルを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むもので
ある。
【００２８】第２０の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記メモリセル部ゲート電極に所定の材質からなる
第１のバリアメタルを介して高融点メタルを被覆形成す
る工程と、前記周辺回路部ゲート電極に前記第１のバリ
アメタルと異なる材質からなる第２のバリアメタルを介
して高融点メタルを被覆形成する工程とを含むものであ
る。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極にバリア
メタルを介して被覆形成され前記周辺回路部ゲート電極
とともに周辺回路部ポリメタル電極を構成する高融点メ
タルと、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材とを備
えて周辺回路部を構成する半導体装置を製造するにあた
り、前記メモリセル部ゲート電極に所定の材質からなる
第１のバリアメタルを介して高融点メタルを被覆形成す
る工程と、前記周辺回路部ゲート電極に前記第１のバリ
アメタルと異なる材質からなる第２のバリアメタルを介
して高融点メタルを被覆形成する工程とを含むものであ
る。
【００２９】第２１の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極と、前
記周辺回路部ゲート電極に被覆形成され前記周辺回路部
ゲート電極とともに周辺回路部電極を構成するシリサイ
ド膜と、前記周辺回路部電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極にシリサイド膜を被覆形成し前記周
辺回路部電極においてサリサイド構造を構成する工程を
含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極と、前
記周辺回路部ゲート電極に被覆形成され前記周辺回路部
ゲート電極とともに周辺回路部電極を構成するシリサイ
ド膜と、前記周辺回路部電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極にシリサイド膜を被覆形成し前記周
辺回路部電極においてサリサイド構造を構成する工程を
含むものである。
【００３０】第２２の発明に係る半導体製造方法では、
第１７の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極に高融点メタル
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆する高融点メタルの膜厚が前記周辺回路部ポ
リメタル電極を被覆する高融点メタルの膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングにより高融点メタルで止まるよう
に形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
第１７の発明において、前記メモリセル部ポリメタル電
極および前記周辺回路部ポリメタル電極に高融点メタル
を被覆形成するにあたり、前記メモリセル部ポリメタル
電極を被覆する高融点メタルの膜厚が前記周辺回路部ポ
リメタル電極を被覆する高融点メタルの膜厚よりも大き
くなるように形成するとともに、メモリセル部コンタク
トホールをエッチングにより高融点メタルで止まるよう
に形成するメモリセル部コンタクトホール形成工程と、
前記メモリセル部コンタクトホール形成工程と同時に周
辺回路部コンタクトホールをエッチングにより高融点メ
タルおよびバリアメタルを貫通して形成する周辺回路部
コンタクトホール形成工程とを含むものである。
【００３１】第２３の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてスタック
トセルによるメモリセル部を構成するとともに、ポリシ
リコンからなる周辺回路部ゲート電極と、前記周辺回路
部ゲート電極にバリアメタルを介して被覆形成され前記
周辺回路部ゲート電極とともに周辺回路部ポリメタル電
極を構成する高融点メタルと、前記周辺回路部ポリメタ
ル電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成するものに
おいて、前記周辺回路部コンタクト部材が前記周辺回路
部ゲート電極まで達しているようにし、かつ、前記メモ
リセル部コンタクト部材は前記メモリセル部ポリメタル
電極を構成する高融点メタルで止まっているようにした
半導体装置の製造方法であって、スタックトセルによる
前記メモリセル部ポリメタル電極および前記周辺回路部
ポリメタル電極にメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きくなるように形成する
とともに、メモリセル部コンタクトホールをエッチング
によりメタル絶縁膜を貫通して形成するメモリセル部コ
ンタクトホール形成工程と、前記メモリセル部コンタク
トホール形成工程と同時に周辺回路部コンタクトホール
をエッチングによりメタル絶縁膜，高融点メタルおよび
バリアメタルを貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部ポリメタル電極を構成する高融点メタルと、前記メモ
リセル部ポリメタル電極に対する電気的接続を確保する
ためのメモリセル部コンタクト部材とを備えてスタック
トセルによるメモリセル部を構成するとともに、ポリシ
リコンからなる周辺回路部ゲート電極と、前記周辺回路
部ゲート電極にバリアメタルを介して被覆形成され前記
周辺回路部ゲート電極とともに周辺回路部ポリメタル電
極を構成する高融点メタルと、前記周辺回路部ポリメタ
ル電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成するものに
おいて、前記周辺回路部コンタクト部材が前記周辺回路
部ゲート電極まで達しているようにし、かつ、前記メモ
リセル部コンタクト部材は前記メモリセル部ポリメタル
電極を構成する高融点メタルで止まっているようにした
半導体装置の製造方法であって、スタックトセルによる
前記メモリセル部ポリメタル電極および前記周辺回路部
ポリメタル電極にメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きくなるように形成する
とともに、メモリセル部コンタクトホールをエッチング
によりメタル絶縁膜を貫通して形成するメモリセル部コ
ンタクトホール形成工程と、前記メモリセル部コンタク
トホール形成工程と同時に周辺回路部コンタクトホール
をエッチングによりメタル絶縁膜，高融点メタルおよび
バリアメタルを貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むものである。
【００３２】第２４の発明に係る半導体製造方法では、
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてスタックトセルによるメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極に被覆形
成され前記周辺回路部ゲート電極とともに周辺回路部電
極を構成するシリサイド膜と、前記周辺回路部電極に対
する電気的接続を確保するための周辺回路部コンタクト
部材とを備えて周辺回路部を構成する半導体装置を製造
するにあたり、前記周辺回路部ゲート電極にシリサイド
膜を被覆形成し前記周辺回路部電極においてサリサイド
構造を構成する工程を含むものである。
ポリシリコンからなるメモリセル部ゲート電極と、前記
メモリセル部ゲート電極にバリアメタルを介して被覆形
成され前記メモリセル部ゲート電極とともにメモリセル
部電極を構成する高融点メタルと、前記メモリセル部電
極に対する電気的接続を確保するためのメモリセル部コ
ンタクト部材とを備えてスタックトセルによるメモリセ
ル部を構成するとともに、ポリシリコンからなる周辺回
路部ゲート電極と、前記周辺回路部ゲート電極に被覆形
成され前記周辺回路部ゲート電極とともに周辺回路部電
極を構成するシリサイド膜と、前記周辺回路部電極に対
する電気的接続を確保するための周辺回路部コンタクト
部材とを備えて周辺回路部を構成する半導体装置を製造
するにあたり、前記周辺回路部ゲート電極にシリサイド
膜を被覆形成し前記周辺回路部電極においてサリサイド
構造を構成する工程を含むものである。
【００３３】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を図１ないし図３について説明する。図１は
Ｓｉデバイスの配線，コンタクト構造部分を示す平面図
である。図２は図１のＡ−Ａ線における実施の形態１で
のメタル配線形成前の構成を示す断面図である。図３は
図１のＡ−Ａ線における実施の形態１でのメタル配線形
成後の構成を示す断面図である。
施の形態１を図１ないし図３について説明する。図１は
Ｓｉデバイスの配線，コンタクト構造部分を示す平面図
である。図２は図１のＡ−Ａ線における実施の形態１で
のメタル配線形成前の構成を示す断面図である。図３は
図１のＡ−Ａ線における実施の形態１でのメタル配線形
成後の構成を示す断面図である。
【００３４】図において、１はトランジスタを構成する
ゲート電極、２はコンタクト、３はトランジスタを構成
する活性領域である。４は分離酸化膜、５は層間絶縁
膜、６ａはゲート電極上コンタクトホール、７は不純物
活性層、８は基板上コンタクトホール、９はシリコン基
板、１０はポリメタル電極を構成するＷ等の高融点メタ
ルである。１１はＷＮなどのバリアメタルで、後工程の
熱処理でＷ，Ｓｉ，Ｏ，Ｎを含むバリア層に成ると考え
られている。１２はポリメタル電極を構成するポリシリ
コン膜からなるゲート電極である。１６はＴｉＮ／Ｔｉ
などのバリアメタル、１７はＷ等の高融点メタルや、Ａ
Ｌ，Ｃｕなどのメタル配線材からなるコンタクト部材で
ある。
ゲート電極、２はコンタクト、３はトランジスタを構成
する活性領域である。４は分離酸化膜、５は層間絶縁
膜、６ａはゲート電極上コンタクトホール、７は不純物
活性層、８は基板上コンタクトホール、９はシリコン基
板、１０はポリメタル電極を構成するＷ等の高融点メタ
ルである。１１はＷＮなどのバリアメタルで、後工程の
熱処理でＷ，Ｓｉ，Ｏ，Ｎを含むバリア層に成ると考え
られている。１２はポリメタル電極を構成するポリシリ
コン膜からなるゲート電極である。１６はＴｉＮ／Ｔｉ
などのバリアメタル、１７はＷ等の高融点メタルや、Ａ
Ｌ，Ｃｕなどのメタル配線材からなるコンタクト部材で
ある。
【００３５】この図２を見れば明らかなように、ポリメ
タル電極上のコンタクトホール６ａがＷ等の高融点メタ
ル１０とＷＮなどからなるバリア層１１を貫通してポリ
シリコン膜１２まで達している。こうすれば、Ｗ等の高
融点メタル１０とポリシリコン膜１２の間の界面抵抗の
問題を解決できる。
タル電極上のコンタクトホール６ａがＷ等の高融点メタ
ル１０とＷＮなどからなるバリア層１１を貫通してポリ
シリコン膜１２まで達している。こうすれば、Ｗ等の高
融点メタル１０とポリシリコン膜１２の間の界面抵抗の
問題を解決できる。
【００３６】ここで、コンタクトホール６ａおよびコン
タクトホール８は、層間絶縁膜５にフォトエッチング技
術を用いてエッチングにより開口加工されるものであ
る。図３に示すように、開口されたコンタクトホール６
ａおよびコンタクトホール８には、その周面および底面
にＴｉＮ／Ｔｉなどのバリアメタル１６が被覆形成され
た後、Ｗ等の高融点メタルや、ＡＬ，Ｃｕなどのメタル
配線材からなるコンタクト部材が成長形成され充填され
る。開口されたコンタクトホール６ａおよびコンタクト
ホール８の周面および底面に被覆形成されたＴｉＮ／Ｔ
ｉなどのバリアメタル１６は、ＷＮなどのバリアメタル
１１と材質的に異なり、バリアメタル１６の被覆部分で
は上述した界面抵抗の問題は本来的に生じないものであ
る。
タクトホール８は、層間絶縁膜５にフォトエッチング技
術を用いてエッチングにより開口加工されるものであ
る。図３に示すように、開口されたコンタクトホール６
ａおよびコンタクトホール８には、その周面および底面
にＴｉＮ／Ｔｉなどのバリアメタル１６が被覆形成され
た後、Ｗ等の高融点メタルや、ＡＬ，Ｃｕなどのメタル
配線材からなるコンタクト部材が成長形成され充填され
る。開口されたコンタクトホール６ａおよびコンタクト
ホール８の周面および底面に被覆形成されたＴｉＮ／Ｔ
ｉなどのバリアメタル１６は、ＷＮなどのバリアメタル
１１と材質的に異なり、バリアメタル１６の被覆部分で
は上述した界面抵抗の問題は本来的に生じないものであ
る。
【００３７】この発明による実施の形態１によれば、ポ
リシリコンからなるゲート電極１２と、前記ゲート電極
１２にバリアメタル１１を介在して被覆形成され前記ゲ
ート電極１２とともにポリメタル電極を構成する高融点
メタル１０と、前記ポリメタル電極１２に対する電気的
接続を確保するためコンタクトホール６ａに充填された
コンタクト部材１７とを備えたものにおいて、前記コン
タクト部材１７が前記高融点メタル１０およびバリアメ
タル１１を貫通して前記ゲート電極１２まで達している
ようにしたので、コンタクトホール６ａに充填されたコ
ンタクト部材１７をゲート電極１２に直結することによ
りポリメタル電極を持つ半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体装置を得ることがで
きる。
リシリコンからなるゲート電極１２と、前記ゲート電極
１２にバリアメタル１１を介在して被覆形成され前記ゲ
ート電極１２とともにポリメタル電極を構成する高融点
メタル１０と、前記ポリメタル電極１２に対する電気的
接続を確保するためコンタクトホール６ａに充填された
コンタクト部材１７とを備えたものにおいて、前記コン
タクト部材１７が前記高融点メタル１０およびバリアメ
タル１１を貫通して前記ゲート電極１２まで達している
ようにしたので、コンタクトホール６ａに充填されたコ
ンタクト部材１７をゲート電極１２に直結することによ
りポリメタル電極を持つ半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体装置を得ることがで
きる。
【００３８】また、この発明による実施の形態１によれ
ば、ポリシリコンからなるゲート電極１２と、前記ゲー
ト電極１２にバリアメタル１１を介在して被覆形成され
前記ゲート電極１２とともにポリメタル電極を構成する
高融点メタル１０と、前記ポリメタル電極１２に対する
電気的接続を確保するためコンタクトホール６ａに充填
されるコンタクト部材とを備えた半導体装置を製造する
にあたり、前記コンタクト部材１７を充填するためのコ
ンタクトホール６ａを前記高融点メタル１０およびバリ
アメタル１１を貫通して前記ゲート電極１２に達するよ
う形成する工程と、前記コンタクトホール６ａに前記コ
ンタクト部材１７を充填する工程とを含むので、コンタ
クトホール６ａに充填されたコンタクト部材１７をゲー
ト電極１２に直結して形成することによりポリメタル電
極を持つ半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体製造方法を得ることができる。
ば、ポリシリコンからなるゲート電極１２と、前記ゲー
ト電極１２にバリアメタル１１を介在して被覆形成され
前記ゲート電極１２とともにポリメタル電極を構成する
高融点メタル１０と、前記ポリメタル電極１２に対する
電気的接続を確保するためコンタクトホール６ａに充填
されるコンタクト部材とを備えた半導体装置を製造する
にあたり、前記コンタクト部材１７を充填するためのコ
ンタクトホール６ａを前記高融点メタル１０およびバリ
アメタル１１を貫通して前記ゲート電極１２に達するよ
う形成する工程と、前記コンタクトホール６ａに前記コ
ンタクト部材１７を充填する工程とを含むので、コンタ
クトホール６ａに充填されたコンタクト部材１７をゲー
ト電極１２に直結して形成することによりポリメタル電
極を持つ半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体製造方法を得ることができる。
【００３９】実施の形態２．この発明による実施の形態
２を図４および図５について説明する。図４は図１のＡ
−Ａ線における実施の形態２でのメタル配線形成前の構
成を示す断面図である。図５は図１のＡ−Ａ線における
実施の形態２でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態２において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態１におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
２を図４および図５について説明する。図４は図１のＡ
−Ａ線における実施の形態２でのメタル配線形成前の構
成を示す断面図である。図５は図１のＡ−Ａ線における
実施の形態２でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態２において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態１におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
【００４０】図４を参照して、１５は基板上コンタクト
底面にのみ形成された厚いシリサイド膜で、洗浄不十分
なコンタクトでもコンタクト抵抗を安定させることがで
きる。また、この厚いシリサイド膜１５には、Ｃｏ，Ｔ
ｉ，Ｔａなどのシリサイド膜が用いられる。
底面にのみ形成された厚いシリサイド膜で、洗浄不十分
なコンタクトでもコンタクト抵抗を安定させることがで
きる。また、この厚いシリサイド膜１５には、Ｃｏ，Ｔ
ｉ，Ｔａなどのシリサイド膜が用いられる。
【００４１】ここで、シリサイド膜１５は、シリコン基
板９にイオン注入により形成された不純物活性層７にコ
ンタクトホール８の底面部分に対応して形成されている
ものであって、図５に示す通りコンタクトホール８に充
填されるコンタクト部材１７と不純物活性層７との接続
部において形成され、その部分におけるコンタクト抵抗
を安定化させる作用を有するものである。
板９にイオン注入により形成された不純物活性層７にコ
ンタクトホール８の底面部分に対応して形成されている
ものであって、図５に示す通りコンタクトホール８に充
填されるコンタクト部材１７と不純物活性層７との接続
部において形成され、その部分におけるコンタクト抵抗
を安定化させる作用を有するものである。
【００４２】図５に示すように、コンタクトホール６ａ
およびコンタクトホール８には、バリアメタル１６が被
覆されるとともに、コンタクト部材１７が充填される。
シリサイド膜１５は、バリアメタル１６を介在してコン
タクトホール８に充填されたコンタクト部材１７に接続
される。コンタクトホール６ａは高融点メタル１０で止
まっており、コンタクトホール６ａに充填されたコンタ
クト部材１７はバリアメタル１６を介在して高融点メタ
ル１０に接続される。
およびコンタクトホール８には、バリアメタル１６が被
覆されるとともに、コンタクト部材１７が充填される。
シリサイド膜１５は、バリアメタル１６を介在してコン
タクトホール８に充填されたコンタクト部材１７に接続
される。コンタクトホール６ａは高融点メタル１０で止
まっており、コンタクトホール６ａに充填されたコンタ
クト部材１７はバリアメタル１６を介在して高融点メタ
ル１０に接続される。
【００４３】この発明による実施の形態２によれば、半
導体基板９に設けられたポリシリコンからなるゲート電
極１２と、前記ゲート電極１２にバリアメタル１１を介
在して被覆形成され前記ゲート電極１２とともにポリメ
タル電極を構成する高融点メタル１０と、前記ポリメタ
ル電極１０に接続され前記ポリメタル電極１０に対する
電気的接続を確保するためコンタクトホール６ａに充填
された第１のコンタクト部材と、前記半導体基板９にお
ける不純物活性層７からなる活性領域に接続され前記半
導体基板９における不純物活性層７からなる活性領域に
対する電気的接続を確保するためコンタクトホール８に
充填された第２のコンタクト部材１７とを備えたものに
おいて、前記第１および第２のコンタクト部材１７のう
ち、前記コンタクトホール８に充填された第２のコンタ
クト部材１７の前記半導体基板９における不純物活性層
７からなる活性領域への接続部のみにコンタクト抵抗を
安定させるためのシリサイド膜１５を設けたので、シリ
サイド膜を設けることによりポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
効果を奏するものである。
導体基板９に設けられたポリシリコンからなるゲート電
極１２と、前記ゲート電極１２にバリアメタル１１を介
在して被覆形成され前記ゲート電極１２とともにポリメ
タル電極を構成する高融点メタル１０と、前記ポリメタ
ル電極１０に接続され前記ポリメタル電極１０に対する
電気的接続を確保するためコンタクトホール６ａに充填
された第１のコンタクト部材と、前記半導体基板９にお
ける不純物活性層７からなる活性領域に接続され前記半
導体基板９における不純物活性層７からなる活性領域に
対する電気的接続を確保するためコンタクトホール８に
充填された第２のコンタクト部材１７とを備えたものに
おいて、前記第１および第２のコンタクト部材１７のう
ち、前記コンタクトホール８に充填された第２のコンタ
クト部材１７の前記半導体基板９における不純物活性層
７からなる活性領域への接続部のみにコンタクト抵抗を
安定させるためのシリサイド膜１５を設けたので、シリ
サイド膜を設けることによりポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
効果を奏するものである。
【００４４】また、この発明による実施の形態２によれ
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極と、前記ゲート電極にバリアメタルを介在して被
覆形成され前記ゲート電極とともにポリメタル電極を構
成する高融点メタルと、前記ポリメタル電極に接続され
前記ポリメタル電極に対する電気的接続を確保するため
の第１のコンタクト部材と、前記半導体基板における活
性領域に接続され前記半導体基板における活性領域に対
する電気的接続を確保するための第２のコンタクト部材
とを備えた半導体装置を製造するにあたり、前記第１お
よび第２のコンタクト部材のうち、前記第２のコンタク
ト部材の前記半導体基板における活性領域への接続部の
みにコンタクト抵抗を安定させるためのシリサイド膜を
形成する工程を含むので、シリサイド膜を形成すること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体製造方法を得る
ことができるものである。
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極と、前記ゲート電極にバリアメタルを介在して被
覆形成され前記ゲート電極とともにポリメタル電極を構
成する高融点メタルと、前記ポリメタル電極に接続され
前記ポリメタル電極に対する電気的接続を確保するため
の第１のコンタクト部材と、前記半導体基板における活
性領域に接続され前記半導体基板における活性領域に対
する電気的接続を確保するための第２のコンタクト部材
とを備えた半導体装置を製造するにあたり、前記第１お
よび第２のコンタクト部材のうち、前記第２のコンタク
ト部材の前記半導体基板における活性領域への接続部の
みにコンタクト抵抗を安定させるためのシリサイド膜を
形成する工程を含むので、シリサイド膜を形成すること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体製造方法を得る
ことができるものである。
【００４５】実施の形態３．この発明による実施の形態
３を図６および図７について説明する。図６は図１のＡ
−Ａ線における実施の形態３でのメタル配線形成前の構
成を示す断面図である。図７は図１のＡ−Ａ線における
実施の形態３でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態３において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態１におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
３を図６および図７について説明する。図６は図１のＡ
−Ａ線における実施の形態３でのメタル配線形成前の構
成を示す断面図である。図７は図１のＡ−Ａ線における
実施の形態３でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態３において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態１におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
【００４６】図６および図７を参照して、１３はポリメ
タル電極を構成する高融点メタル１０上に形成された窒
化膜、１４はコンタクトホール６ｂに充填されるポリメ
タルゲート電極上コンタクト部材１７の内壁に形成され
た側壁窒化膜である。この実施の形態３では、実施の形
態１と同様に、コンタクトホール６ｂに充填されるポリ
メタル電極上コンタクト部材１７の底面がＷ等の高融点
メタル１０とバリア層１１を貫通してポリシリコン膜か
らなるゲート電極１２まで達している。こうすれば、界
面抵抗の問題を解決しつつ、且つ窒化膜の保護によりＷ
膜を溶解させることなく、十分な洗浄が行える。
タル電極を構成する高融点メタル１０上に形成された窒
化膜、１４はコンタクトホール６ｂに充填されるポリメ
タルゲート電極上コンタクト部材１７の内壁に形成され
た側壁窒化膜である。この実施の形態３では、実施の形
態１と同様に、コンタクトホール６ｂに充填されるポリ
メタル電極上コンタクト部材１７の底面がＷ等の高融点
メタル１０とバリア層１１を貫通してポリシリコン膜か
らなるゲート電極１２まで達している。こうすれば、界
面抵抗の問題を解決しつつ、且つ窒化膜の保護によりＷ
膜を溶解させることなく、十分な洗浄が行える。
【００４７】窒化膜１３は、ゲート電極１２にバリアメ
タルを介在して被覆され、ゲート電極とともにポリシリ
コン電極を構成するＷ等の高融点メタル１０に被覆形成
されている。コンタクトホール６ｂは窒化膜１３，高融
点メタル１０および，バリアメタル１１を貫通してゲー
ト電極１２に達するよう形成され、その内壁に側壁窒化
膜が形成されるとともに、バリアメタル１６を介在して
コンタクト部材１７が充填される。コンタクトホール６
ｂと同時形成されるコンタクトホール８には、バリアメ
タル１６を介在してコンタクト部材１７が充填される。
タルを介在して被覆され、ゲート電極とともにポリシリ
コン電極を構成するＷ等の高融点メタル１０に被覆形成
されている。コンタクトホール６ｂは窒化膜１３，高融
点メタル１０および，バリアメタル１１を貫通してゲー
ト電極１２に達するよう形成され、その内壁に側壁窒化
膜が形成されるとともに、バリアメタル１６を介在して
コンタクト部材１７が充填される。コンタクトホール６
ｂと同時形成されるコンタクトホール８には、バリアメ
タル１６を介在してコンタクト部材１７が充填される。
【００４８】この発明による実施の形態３によれば、ポ
リシリコンからなるゲート電極１２と、前記ゲート電極
１２にバリアメタル１１を介在して被覆形成され前記ゲ
ート電極１２とともにポリメタル電極を構成するＷ等か
らなる高融点メタル１０と、前記ポリメタル電極に対す
る電気的接続を確保するためコンタクトホール６ｂに充
填されたコンタクト部材とを備えたものにおいて、前記
コンタクトホール６ｂに充填されたコンタクト部材１７
が前記ゲート電極１２まで達しているとともに、前記コ
ンタクトホール６ｂに充填されたコンタクト部材１７の
側壁として窒化膜１４を設けたので、ポリメタル電極を
持つ半導体装置におけるコンタクト抵抗特性を適切に改
善できるとともに、コンタクト部材の側壁として窒化膜
を設けることによりポリメタル電極を構成するＷ等から
なる高融点メタルを確実に保護できる半導体装置を得る
ことができる。
リシリコンからなるゲート電極１２と、前記ゲート電極
１２にバリアメタル１１を介在して被覆形成され前記ゲ
ート電極１２とともにポリメタル電極を構成するＷ等か
らなる高融点メタル１０と、前記ポリメタル電極に対す
る電気的接続を確保するためコンタクトホール６ｂに充
填されたコンタクト部材とを備えたものにおいて、前記
コンタクトホール６ｂに充填されたコンタクト部材１７
が前記ゲート電極１２まで達しているとともに、前記コ
ンタクトホール６ｂに充填されたコンタクト部材１７の
側壁として窒化膜１４を設けたので、ポリメタル電極を
持つ半導体装置におけるコンタクト抵抗特性を適切に改
善できるとともに、コンタクト部材の側壁として窒化膜
を設けることによりポリメタル電極を構成するＷ等から
なる高融点メタルを確実に保護できる半導体装置を得る
ことができる。
【００４９】また、この発明による実施の形態３によれ
ば、ポリシリコンからなるゲート電極１２と、前記ゲー
ト電極１２にバリアメタル１０を介在して被覆形成され
前記ゲート電極１２とともにポリメタル電極を構成する
Ｗ等からなる高融点メタル１０と、前記ポリメタル電極
１２に対する電気的接続を確保するためのコンタクト部
材１７とを備えた半導体装置を製造するにあたり、前記
ゲート電極１２とともにポリメタル電極を構成するＷ等
からなる高融点メタル１０に窒化膜１３を被覆形成する
工程と、前記コンタクト部材１７を充填するためのコン
タクトホール６ｂを前記Ｗ等からなる高融点メタル１０
およびバリアメタル１１を貫通して前記ゲート電極１２
に達するよう形成する工程と、前記コンタクトホール６
ｂに前記コンタクト部材の側壁としての窒化膜１４を形
成する工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜１４を形成した後、前記コン
タクトホールを洗浄する工程と、前記コンタクトホール
の洗浄後に前記コンタクトホールへ前記コンタクト部材
を充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、ポリメタル電極を構成するＷ等からなる高
融点メタルに窒化膜を形成し、かつ、コンタクト部材の
側壁として窒化膜を形成することにより、コンタクトホ
ール等の十分な洗浄を行ってもポリメタル電極を構成す
るＷ等からなる高融点メタルを確実に保護できる半導体
製造方法を得ることができる。
ば、ポリシリコンからなるゲート電極１２と、前記ゲー
ト電極１２にバリアメタル１０を介在して被覆形成され
前記ゲート電極１２とともにポリメタル電極を構成する
Ｗ等からなる高融点メタル１０と、前記ポリメタル電極
１２に対する電気的接続を確保するためのコンタクト部
材１７とを備えた半導体装置を製造するにあたり、前記
ゲート電極１２とともにポリメタル電極を構成するＷ等
からなる高融点メタル１０に窒化膜１３を被覆形成する
工程と、前記コンタクト部材１７を充填するためのコン
タクトホール６ｂを前記Ｗ等からなる高融点メタル１０
およびバリアメタル１１を貫通して前記ゲート電極１２
に達するよう形成する工程と、前記コンタクトホール６
ｂに前記コンタクト部材の側壁としての窒化膜１４を形
成する工程と、前記コンタクトホールに前記コンタクト
部材の側壁としての窒化膜１４を形成した後、前記コン
タクトホールを洗浄する工程と、前記コンタクトホール
の洗浄後に前記コンタクトホールへ前記コンタクト部材
を充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、ポリメタル電極を構成するＷ等からなる高
融点メタルに窒化膜を形成し、かつ、コンタクト部材の
側壁として窒化膜を形成することにより、コンタクトホ
ール等の十分な洗浄を行ってもポリメタル電極を構成す
るＷ等からなる高融点メタルを確実に保護できる半導体
製造方法を得ることができる。
【００５０】実施の形態４．この発明による実施の形態
４を図８および図９について説明する。図８は図１のＡ
−Ａ線における実施の形態４でのメタル配線形成前の構
成を示す断面図である。図９は図１のＡ−Ａ線における
実施の形態４でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態４において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態３におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
４を図８および図９について説明する。図８は図１のＡ
−Ａ線における実施の形態４でのメタル配線形成前の構
成を示す断面図である。図９は図１のＡ−Ａ線における
実施の形態４でのメタル配線形成後の構成を示す断面図
である。図中、同一符号は同一または相当部分を示す。
この実施の形態４において、ここで説明する特有の構成
および製造方法以外の構成および製造方法については、
先に説明した実施の形態３におけるものと同一の構成お
よび製造方法を含むものであり、同様の作用を奏するも
のである。
【００５１】図８および９を参照して、１４ａは基板上
コンタクトホール内に形成された窒化膜サイドウオール
である。この実施の形態４では、実施の形態３の効果を
維持しつつ、最悪、基板上コンタクトホール８ａが重ね
ずれ等で高融点メタル１０，バリアメタル１１，ゲート
電極および窒化膜１３からなるポリメタル電極を削って
しまった時でも、上記窒化膜サイドウオール１４ａによ
ってポリメタル電極とコンタクトホール８ａに充填され
るコンタクト部材１７とのショートを防ぐことができ
る。
コンタクトホール内に形成された窒化膜サイドウオール
である。この実施の形態４では、実施の形態３の効果を
維持しつつ、最悪、基板上コンタクトホール８ａが重ね
ずれ等で高融点メタル１０，バリアメタル１１，ゲート
電極および窒化膜１３からなるポリメタル電極を削って
しまった時でも、上記窒化膜サイドウオール１４ａによ
ってポリメタル電極とコンタクトホール８ａに充填され
るコンタクト部材１７とのショートを防ぐことができ
る。
【００５２】この発明による実施の形態４によれば、半
導体基板に設けられたポリシリコンからなるゲート電極
１２と、前記ゲート電極１２にバリアメタル１１を介在
して被覆形成され前記ゲート電極１２とともにポリメタ
ル電極を構成する高融点メタル１０と、前記ポリメタル
電極に接続され前記ポリメタル電極に対する電気的接続
を確保するためコンタクトホール６ｂに充填された第１
のコンタクト部材１７と、前記半導体基板における活性
領域に接続され前記半導体基板における活性領域に対す
る電気的接続を確保するためコンタクトホール８ａに充
填された第２のコンタクト部材１７とを備えたものにお
いて、前記コンタクトホール６ｂに充填された第１のコ
ンタクト部材１７が前記高融点メタル１０およびバリア
メタル１１を貫通してポリシリコンからなる前記ゲート
電極１２まで達しているとともに、前記コンタクトホー
ル６ｂに充填された第１のコンタクト部材の側壁として
窒化膜を設け、かつ、前記コンタクトホール８ａに充填
された第２のコンタクト部材の側壁として窒化膜を設け
たので、ポリメタル電極を持つ半導体装置におけるコン
タクト抵抗特性を適切に改善できるとともに、電気的シ
ョートを確実に防止できる半導体装置を得ることができ
る。
導体基板に設けられたポリシリコンからなるゲート電極
１２と、前記ゲート電極１２にバリアメタル１１を介在
して被覆形成され前記ゲート電極１２とともにポリメタ
ル電極を構成する高融点メタル１０と、前記ポリメタル
電極に接続され前記ポリメタル電極に対する電気的接続
を確保するためコンタクトホール６ｂに充填された第１
のコンタクト部材１７と、前記半導体基板における活性
領域に接続され前記半導体基板における活性領域に対す
る電気的接続を確保するためコンタクトホール８ａに充
填された第２のコンタクト部材１７とを備えたものにお
いて、前記コンタクトホール６ｂに充填された第１のコ
ンタクト部材１７が前記高融点メタル１０およびバリア
メタル１１を貫通してポリシリコンからなる前記ゲート
電極１２まで達しているとともに、前記コンタクトホー
ル６ｂに充填された第１のコンタクト部材の側壁として
窒化膜を設け、かつ、前記コンタクトホール８ａに充填
された第２のコンタクト部材の側壁として窒化膜を設け
たので、ポリメタル電極を持つ半導体装置におけるコン
タクト抵抗特性を適切に改善できるとともに、電気的シ
ョートを確実に防止できる半導体装置を得ることができ
る。
【００５３】また、この発明による実施の形態４によれ
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極１２と、前記ゲート電極１２にバリアメタルを介
在して被覆形成され前記ゲート電極１２とともにポリメ
タル電極を構成する高融点メタルと、前記ポリメタル電
極に接続され前記ポリメタル電極に対する電気的接続を
確保するためコンタクトホール６ｂに充填される第１の
コンタクト部材と、前記半導体基板における活性領域に
接続され前記半導体基板における活性領域に対する電気
的接続を確保するためコンタクトホール８ａに充填され
る第２のコンタクト部材とを備えた半導体装置を製造す
るにあたり、前記第１のコンタクト部材を充填するため
の第１のコンタクトホール６ｂを前記高融点メタル１０
およびバリアメタル１１を貫通して前記ゲート電極１２
に達するよう形成する工程と、前記第２のコンタクト部
材を充填するための第２のコンタクトホール８ａを形成
する工程と、前記第１および第２のコンタクトホール６
ｂ，８ａに前記第１および第２のコンタクト部材１７の
側壁としての窒化膜１４，１４ａをそれぞれ設ける工程
と、前記第１および第２のコンタクトホール６ｂ，８ａ
に前記第１および第２のコンタクト部材１７をそれぞれ
充填する工程とを含むので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、電気的ショートを確実に防止できる半導体製
造方法を得ることができる。
ば、半導体基板に設けられたポリシリコンからなるゲー
ト電極１２と、前記ゲート電極１２にバリアメタルを介
在して被覆形成され前記ゲート電極１２とともにポリメ
タル電極を構成する高融点メタルと、前記ポリメタル電
極に接続され前記ポリメタル電極に対する電気的接続を
確保するためコンタクトホール６ｂに充填される第１の
コンタクト部材と、前記半導体基板における活性領域に
接続され前記半導体基板における活性領域に対する電気
的接続を確保するためコンタクトホール８ａに充填され
る第２のコンタクト部材とを備えた半導体装置を製造す
るにあたり、前記第１のコンタクト部材を充填するため
の第１のコンタクトホール６ｂを前記高融点メタル１０
およびバリアメタル１１を貫通して前記ゲート電極１２
に達するよう形成する工程と、前記第２のコンタクト部
材を充填するための第２のコンタクトホール８ａを形成
する工程と、前記第１および第２のコンタクトホール６
ｂ，８ａに前記第１および第２のコンタクト部材１７の
側壁としての窒化膜１４，１４ａをそれぞれ設ける工程
と、前記第１および第２のコンタクトホール６ｂ，８ａ
に前記第１および第２のコンタクト部材１７をそれぞれ
充填する工程とを含むので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、電気的ショートを確実に防止できる半導体製
造方法を得ることができる。
【００５４】実施の形態５．この発明による実施の形態
５を図１０および図１１について説明する。図１０は一
般的なＤＲＡＭやｅＤＲＡＭなどの半導体デバイスのレ
イアウトを示す平面図である。図１１は図１０のＢ−Ｂ
線における実施の形態５での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態５において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態１におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
５を図１０および図１１について説明する。図１０は一
般的なＤＲＡＭやｅＤＲＡＭなどの半導体デバイスのレ
イアウトを示す平面図である。図１１は図１０のＢ−Ｂ
線における実施の形態５での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態５において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態１におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【００５５】一般的なＤＲＡＭやｅＤＲＡＭなどの半導
体デバイスの平面レイアウトを示す図１０において、通
常はＤＲＡＭ回路部としてのメモリセル部とロジック回
路からなる周辺回路部に分かれている。１はトランジス
タを構成するゲート電極、２はコンタクト、３はトラン
ジスタを構成する活性領域である。１８はロジック回路
部の活性領域上コンタクト、２０はＤＲＡＭメモリセル
ＭＣのワードライン、１９はＤＲＡＭワードライン上コ
ンタクトである。
体デバイスの平面レイアウトを示す図１０において、通
常はＤＲＡＭ回路部としてのメモリセル部とロジック回
路からなる周辺回路部に分かれている。１はトランジス
タを構成するゲート電極、２はコンタクト、３はトラン
ジスタを構成する活性領域である。１８はロジック回路
部の活性領域上コンタクト、２０はＤＲＡＭメモリセル
ＭＣのワードライン、１９はＤＲＡＭワードライン上コ
ンタクトである。
【００５６】図１１を参照して、これは図１０のＢ−Ｂ
線における断面図で、左側がＤＲＡＭワードライン上コ
ンタクト、右側が回路部のゲート電極上コンタクトを示
している。４は半導体基板に形成された分離酸化膜、５
は相間絶縁膜、６ａはメモリセル部コンタクトホール、
８は周辺回路部コンタクトホールである。１０はポリメ
タル電極を構成するＷ等の高融点メタルである。１１は
ＷＮなどのバリアメタルで、後工程の熱処理でＷ，Ｓ
ｉ，Ｏ，Ｎを含むバリア層に成ると考えられている。１
２はポリメタル電極を構成するポリシリコン膜からなる
ゲート電極である。１６はＴｉＮ／Ｔｉなどのバリアメ
タル、１７はＷ等の高融点メタルや、ＡＬ，Ｃｕなどの
メタル配線材からなるコンタクト部材である。
線における断面図で、左側がＤＲＡＭワードライン上コ
ンタクト、右側が回路部のゲート電極上コンタクトを示
している。４は半導体基板に形成された分離酸化膜、５
は相間絶縁膜、６ａはメモリセル部コンタクトホール、
８は周辺回路部コンタクトホールである。１０はポリメ
タル電極を構成するＷ等の高融点メタルである。１１は
ＷＮなどのバリアメタルで、後工程の熱処理でＷ，Ｓ
ｉ，Ｏ，Ｎを含むバリア層に成ると考えられている。１
２はポリメタル電極を構成するポリシリコン膜からなる
ゲート電極である。１６はＴｉＮ／Ｔｉなどのバリアメ
タル、１７はＷ等の高融点メタルや、ＡＬ，Ｃｕなどの
メタル配線材からなるコンタクト部材である。
【００５７】メモリセル部コンタクトホール６ａおよび
周辺回路部コンタクトホール８は、層間絶縁膜５に同時
工程で、または、別工程で形成される。メモリセル部コ
ンタクトホール６ａは、ＤＲＡＭ回路部としてのメモリ
セル部に形成され、メモリセル部ゲート電極１２にバリ
アメタル１１を介在して被覆形成されメモリセル部ゲー
ト電極１２とともにポリメタル電極を構成するメモリセ
ル部高融点メタル１０で止まっている。周辺回路部コン
タクトホール８は、ロジック回路部からなる周辺回路部
に形成され、周辺回路部ゲート電極１２にバリアメタル
１１を介在して被覆形成され周辺回路部ゲート電極１２
とともにポリメタル電極を構成する周辺回路部高融点メ
タル１０およびバリアメタル１１を貫通して周辺回路部
ゲート電極１２に達している。メモリセル部コンタクト
ホール６ａには、バリアメタル１６を介在してコンタク
ト部材１７が充填され、周辺回路部コンタクトホール８
にも、メモリセル部コンタクトホール６ａへのコンタク
ト部材１７の充填と同時にバリアメタル１６を介在して
コンタクト部材１７が充填される。ここで、メモリセル
部ゲート電極１２はＤＲＡＭ回路部としてのメモリセル
部におけるワードラインをオン／オフするための電極を
構成するものである。また、周辺回路部ゲート電極１２
はロジック回路からなる周辺回路部における論理演算の
ための電気的接続をオン／オフするための電極を構成す
るものである。
周辺回路部コンタクトホール８は、層間絶縁膜５に同時
工程で、または、別工程で形成される。メモリセル部コ
ンタクトホール６ａは、ＤＲＡＭ回路部としてのメモリ
セル部に形成され、メモリセル部ゲート電極１２にバリ
アメタル１１を介在して被覆形成されメモリセル部ゲー
ト電極１２とともにポリメタル電極を構成するメモリセ
ル部高融点メタル１０で止まっている。周辺回路部コン
タクトホール８は、ロジック回路部からなる周辺回路部
に形成され、周辺回路部ゲート電極１２にバリアメタル
１１を介在して被覆形成され周辺回路部ゲート電極１２
とともにポリメタル電極を構成する周辺回路部高融点メ
タル１０およびバリアメタル１１を貫通して周辺回路部
ゲート電極１２に達している。メモリセル部コンタクト
ホール６ａには、バリアメタル１６を介在してコンタク
ト部材１７が充填され、周辺回路部コンタクトホール８
にも、メモリセル部コンタクトホール６ａへのコンタク
ト部材１７の充填と同時にバリアメタル１６を介在して
コンタクト部材１７が充填される。ここで、メモリセル
部ゲート電極１２はＤＲＡＭ回路部としてのメモリセル
部におけるワードラインをオン／オフするための電極を
構成するものである。また、周辺回路部ゲート電極１２
はロジック回路からなる周辺回路部における論理演算の
ための電気的接続をオン／オフするための電極を構成す
るものである。
【００５８】この実施の形態５では、ロジック回路部か
らなる周辺回路のみに実施の形態１の構造を適用したも
ので、こうすればＤＲＡＭセルのワードライン下のゲー
ト絶縁膜にＣＨエッチング時のダメージを与えず、その
ゲート絶縁膜の信頼性を維持したまま、ロジック回路部
においては、先に述べた界面抵抗による問題点をも解決
できる。
らなる周辺回路のみに実施の形態１の構造を適用したも
ので、こうすればＤＲＡＭセルのワードライン下のゲー
ト絶縁膜にＣＨエッチング時のダメージを与えず、その
ゲート絶縁膜の信頼性を維持したまま、ロジック回路部
においては、先に述べた界面抵抗による問題点をも解決
できる。
【００５９】この発明による実施の形態５によれば、ポ
リシリコンからなるメモリセル部ゲート電極１２と、前
記メモリセル部ゲート電極１２にバリアメタル１１を介
在して被覆形成され前記メモリセル部ゲート電極１２と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル１０と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためコンタクトホール６ａに充填
されたメモリセル部コンタクト部材１７とを備えてメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極１２と、前記周辺回路部ゲート電極
１２にバリアメタル１１を介在して被覆形成され前記周
辺回路部ゲート電極１２とともに周辺回路部ポリメタル
電極を構成する高融点メタル１０と、前記周辺回路部ポ
リメタル電極に対する電気的接続を確保するためコンタ
クトホール８に充填された周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記コン
タクトホール６ａに充填された周辺回路部コンタクト部
材１７が前記ロジック部ゲート電極１２まで達している
ようにし、かつ、前記コンタクトホール８も充填された
メモリセル部コンタクト部材１７は前記メモリセル部ポ
リメタル電極を構成する高融点メタル１０で止まってい
るようにしたので、周辺回路部ではコンタクト抵抗特性
を極力確保し、メモリセル部ではゲート絶縁膜の信頼性
を維持することにより、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できる半導体装置を得
ることができるものである。
リシリコンからなるメモリセル部ゲート電極１２と、前
記メモリセル部ゲート電極１２にバリアメタル１１を介
在して被覆形成され前記メモリセル部ゲート電極１２と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル１０と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためコンタクトホール６ａに充填
されたメモリセル部コンタクト部材１７とを備えてメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極１２と、前記周辺回路部ゲート電極
１２にバリアメタル１１を介在して被覆形成され前記周
辺回路部ゲート電極１２とともに周辺回路部ポリメタル
電極を構成する高融点メタル１０と、前記周辺回路部ポ
リメタル電極に対する電気的接続を確保するためコンタ
クトホール８に充填された周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記コン
タクトホール６ａに充填された周辺回路部コンタクト部
材１７が前記ロジック部ゲート電極１２まで達している
ようにし、かつ、前記コンタクトホール８も充填された
メモリセル部コンタクト部材１７は前記メモリセル部ポ
リメタル電極を構成する高融点メタル１０で止まってい
るようにしたので、周辺回路部ではコンタクト抵抗特性
を極力確保し、メモリセル部ではゲート絶縁膜の信頼性
を維持することにより、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できる半導体装置を得
ることができるものである。
【００６０】また、この発明による実施の形態５によれ
ば、ポリシリコンからなるメモリセル部ゲート電極１２
と、前記メモリセル部ゲート電極１２にバリアメタル１
１を介在して被覆形成され前記メモリセル部ゲート電極
１２とともにメモリセル部ポリメタル電極を構成する高
融点メタル１０と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためコンタクトホール６ａ
に充填されるメモリセル部コンタクト部材１７とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極１２と、前記周辺回路部ゲー
ト電極１２にバリアメタル１１を介在して被覆形成され
前記周辺回路部ゲート電極１２とともに周辺回路部ポリ
メタル電極を構成する高融点メタル１０と、前記周辺回
路部ポリメタル電極に対する電気的接続を確保するため
コンタクトホール８に充填される周辺回路部コンタクト
部材１７とを備えて周辺回路部を構成する半導体装置を
製造するにあたり、前記周辺回路コンタクト部材１７を
充填するための周辺回路コンタクトホール８を前記高融
点メタル１０およびバリアメタル１１を貫通して前記周
辺回路ゲート電極１２に達するよう形成する工程と、前
記メモリセルコンタクト部材１７を充填するためのメモ
リセルコンタクトホール６ａをメモリセル部ポリメタル
電極を構成する高融点メタル１０で止まるように形成す
る工程と、前記メモリセルコンタクトホール６ａおよび
周辺回路コンタクトホール８に前記メモリセルコンタク
ト部材１７および周辺回路コンタクト部材１７をそれぞ
れ充填する工程とを含むので、周辺回路部ではコンタク
ト抵抗特性を極力確保し、メモリセル部ではゲート絶縁
膜の信頼性を維持することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体製造方法を得ることができるものである。
ば、ポリシリコンからなるメモリセル部ゲート電極１２
と、前記メモリセル部ゲート電極１２にバリアメタル１
１を介在して被覆形成され前記メモリセル部ゲート電極
１２とともにメモリセル部ポリメタル電極を構成する高
融点メタル１０と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためコンタクトホール６ａ
に充填されるメモリセル部コンタクト部材１７とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極１２と、前記周辺回路部ゲー
ト電極１２にバリアメタル１１を介在して被覆形成され
前記周辺回路部ゲート電極１２とともに周辺回路部ポリ
メタル電極を構成する高融点メタル１０と、前記周辺回
路部ポリメタル電極に対する電気的接続を確保するため
コンタクトホール８に充填される周辺回路部コンタクト
部材１７とを備えて周辺回路部を構成する半導体装置を
製造するにあたり、前記周辺回路コンタクト部材１７を
充填するための周辺回路コンタクトホール８を前記高融
点メタル１０およびバリアメタル１１を貫通して前記周
辺回路ゲート電極１２に達するよう形成する工程と、前
記メモリセルコンタクト部材１７を充填するためのメモ
リセルコンタクトホール６ａをメモリセル部ポリメタル
電極を構成する高融点メタル１０で止まるように形成す
る工程と、前記メモリセルコンタクトホール６ａおよび
周辺回路コンタクトホール８に前記メモリセルコンタク
ト部材１７および周辺回路コンタクト部材１７をそれぞ
れ充填する工程とを含むので、周辺回路部ではコンタク
ト抵抗特性を極力確保し、メモリセル部ではゲート絶縁
膜の信頼性を維持することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体製造方法を得ることができるものである。
【００６１】実施の形態６．この発明による実施の形態
６を図１２について説明する。図１２は図１０のＢ−Ｂ
線における実施の形態６での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態６において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態５におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
６を図１２について説明する。図１２は図１０のＢ−Ｂ
線における実施の形態６での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態６において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態５におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【００６２】図１２を参照して、この実施の形態６で
は、ＤＲＡＭワードラインの最上層のみにＣＨエッチン
グ時のストッパーとなる絶縁膜１３を設けたもので、こ
うすれば、ＤＲＡＭワードライン上のコンタクトとロジ
ック回路部のゲート電極上コンタクトを同時にエッチン
グすることができる。つまり、同時にエッチングしても
ロジック回路部のゲート電極上コンタクトの底面のみ
が、ゲート電極のポリシリコンまで達するため、界面抵
抗の問題を解決できる。一方、ＤＲＡＭワードライン上
のコンタクトは最上層のストッパー膜１３の効果のた
め、コンタクト底面がポリメタル電極のメタル１０上で
止まる。
は、ＤＲＡＭワードラインの最上層のみにＣＨエッチン
グ時のストッパーとなる絶縁膜１３を設けたもので、こ
うすれば、ＤＲＡＭワードライン上のコンタクトとロジ
ック回路部のゲート電極上コンタクトを同時にエッチン
グすることができる。つまり、同時にエッチングしても
ロジック回路部のゲート電極上コンタクトの底面のみ
が、ゲート電極のポリシリコンまで達するため、界面抵
抗の問題を解決できる。一方、ＤＲＡＭワードライン上
のコンタクトは最上層のストッパー膜１３の効果のた
め、コンタクト底面がポリメタル電極のメタル１０上で
止まる。
【００６３】なお、ＤＲＡＭワードラインの最上層膜１
３はＳｉＮ膜やＡｌ2Ｏ3，Ｔａ2Ｏ5などのメタル絶縁膜
で、ＤＲＡＭセル内の微細化に必須なセルフアラインエ
ッチング時のストッパー膜に使用できる。
３はＳｉＮ膜やＡｌ2Ｏ3，Ｔａ2Ｏ5などのメタル絶縁膜
で、ＤＲＡＭセル内の微細化に必須なセルフアラインエ
ッチング時のストッパー膜に使用できる。
【００６４】ここで、ＤＲＡＭワードラインを構成する
メモリセル部ゲート電極１２にバリアメタル１１を介在
して被覆形成されているメモリセル部高融点メタル１０
には、上述のようにメタル絶縁膜１３が被覆形成され
る。メモリセル部コンタクトホール６ａは、メモリセル
部コンタクトホール形成工程において、層間絶縁膜５に
エッチングにより形成され、メタル絶縁膜１３を貫通し
高融点メタル１０で止まっている。周辺回路部コンタク
トホール８は、メモリセル部コンタクトホール形成工程
と同時に、層間絶縁膜５にエッチングにより形成され、
高融点メタル１０およびバリアメタル１１を貫通してゲ
ート電極１２に達している。メモリセル部コンタクトホ
ール６ａおよび周辺回路部コンタクトホール８には、そ
れぞれバリアメタル１６を介在してコンタクト部材１７
が充填される。
メモリセル部ゲート電極１２にバリアメタル１１を介在
して被覆形成されているメモリセル部高融点メタル１０
には、上述のようにメタル絶縁膜１３が被覆形成され
る。メモリセル部コンタクトホール６ａは、メモリセル
部コンタクトホール形成工程において、層間絶縁膜５に
エッチングにより形成され、メタル絶縁膜１３を貫通し
高融点メタル１０で止まっている。周辺回路部コンタク
トホール８は、メモリセル部コンタクトホール形成工程
と同時に、層間絶縁膜５にエッチングにより形成され、
高融点メタル１０およびバリアメタル１１を貫通してゲ
ート電極１２に達している。メモリセル部コンタクトホ
ール６ａおよび周辺回路部コンタクトホール８には、そ
れぞれバリアメタル１６を介在してコンタクト部材１７
が充填される。
【００６５】この発明による実施の形態６によれば、実
施の形態５における構成に加えて、前記メモリセル部ポ
リメタル電極に窒化膜１３等のメタル絶縁膜を被覆した
ので、ポリメタル電極を持つメモリセル部および周辺回
路部で構成される半導体装置におけるコンタクト抵抗特
性を適切に改善できるとともに、比較的容易に製造でき
る構成の半導体装置を得ることができるものである。
施の形態５における構成に加えて、前記メモリセル部ポ
リメタル電極に窒化膜１３等のメタル絶縁膜を被覆した
ので、ポリメタル電極を持つメモリセル部および周辺回
路部で構成される半導体装置におけるコンタクト抵抗特
性を適切に改善できるとともに、比較的容易に製造でき
る構成の半導体装置を得ることができるものである。
【００６６】また、この発明による実施の形態６によれ
ば、実施の形態５における製造方法工程に加えて、前記
メモリセル部ポリメタル電極に窒化膜１３等のメタル絶
縁膜を被覆する工程と、メモリセル部コンタクトホール
６ａをエッチングにより窒化膜１３等のメタル絶縁膜を
貫通して形成するメモリセル部コンタクトホール形成工
程と、メモリセル部コンタクトホール形成工程と同時に
周辺回路部コンタクトホール８をエッチングにより高融
点メタル１０およびバリアメタル１１を貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、メモリセル部コンタクトホー
ルの形成と周辺回路部コンタクトホールの形成とを同時
に行うことができ製造工程を簡素化できる半導体製造方
法を得ることができるものである。
ば、実施の形態５における製造方法工程に加えて、前記
メモリセル部ポリメタル電極に窒化膜１３等のメタル絶
縁膜を被覆する工程と、メモリセル部コンタクトホール
６ａをエッチングにより窒化膜１３等のメタル絶縁膜を
貫通して形成するメモリセル部コンタクトホール形成工
程と、メモリセル部コンタクトホール形成工程と同時に
周辺回路部コンタクトホール８をエッチングにより高融
点メタル１０およびバリアメタル１１を貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、メモリセル部コンタクトホー
ルの形成と周辺回路部コンタクトホールの形成とを同時
に行うことができ製造工程を簡素化できる半導体製造方
法を得ることができるものである。
【００６７】実施の形態７．この発明による実施の形態
７を図１３について説明する。図１３は図１０のＢ−Ｂ
線における実施の形態７での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態７において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態６におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
７を図１３について説明する。図１３は図１０のＢ−Ｂ
線における実施の形態７での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態７において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態６におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【００６８】図１３を参照して、この実施の形態７で
は、ＤＲＡＭワードラインとロジック回路ゲート電極と
もに最上層にＳｉＮ膜などの絶縁膜１３，１３ａを有し
ているがＤＲＡＭワードライン上の絶縁膜１３がロジッ
ク回路部ゲート電極上の絶縁膜１３ａよりも厚いことが
特徴である。
は、ＤＲＡＭワードラインとロジック回路ゲート電極と
もに最上層にＳｉＮ膜などの絶縁膜１３，１３ａを有し
ているがＤＲＡＭワードライン上の絶縁膜１３がロジッ
ク回路部ゲート電極上の絶縁膜１３ａよりも厚いことが
特徴である。
【００６９】こうすれば、実施の形態６と同様にＤＲＡ
Ｍワードライン上のコンタクトとロジック回路部のゲー
ト電極上コンタクトを同時にエッチングすることがで
き、且つ界面抵抗の問題も解決できる。
Ｍワードライン上のコンタクトとロジック回路部のゲー
ト電極上コンタクトを同時にエッチングすることがで
き、且つ界面抵抗の問題も解決できる。
【００７０】この発明による実施の形態７によれば、実
施の形態６の構成において、前記メモリセル部ポリメタ
ル電極および前記周辺回路部ポリメタル電極に窒化膜等
のメタル絶縁膜を被覆するとともに、前記メモリセル部
ポリメタル電極を被覆する窒化膜等のメタル絶縁膜１３
の膜厚が前記周辺回路部ポリメタル電極を被覆する窒化
膜等のメタル絶縁膜１３ａの膜厚よりも大きく設定され
ているので、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できるとともに、比較的容易に製
造できる構成の半導体装置を得ることができるものであ
る。
施の形態６の構成において、前記メモリセル部ポリメタ
ル電極および前記周辺回路部ポリメタル電極に窒化膜等
のメタル絶縁膜を被覆するとともに、前記メモリセル部
ポリメタル電極を被覆する窒化膜等のメタル絶縁膜１３
の膜厚が前記周辺回路部ポリメタル電極を被覆する窒化
膜等のメタル絶縁膜１３ａの膜厚よりも大きく設定され
ているので、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できるとともに、比較的容易に製
造できる構成の半導体装置を得ることができるものであ
る。
【００７１】また、この発明による実施の形態７によれ
ば、実施の形態６の製造方法工程において、前記メモリ
セル部ポリメタル電極および前記周辺回路部ポリメタル
電極に窒化膜等のメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆する窒化膜
１３の膜厚が前記周辺回路部ポリメタル電極を被覆する
窒化膜１３ａの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホール６ａをエッチン
グにより窒化膜１３等のメタル絶縁膜を貫通して形成す
るメモリセル部コンタクトホール形成工程と、メモリセ
ル部コンタクトホール形成工程と同時に周辺回路部コン
タクトホール８をエッチングにより窒化膜１３ａ等のメ
タル絶縁膜，高融点メタル１０およびバリアメタル１１
を貫通して形成する周辺回路部コンタクトホール形成工
程とを含むので、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成される半導体装置におけるコンタ
クト抵抗特性を適切に改善できるとともに、メモリセル
部コンタクトホールの形成と周辺回路部コンタクトホー
ルの形成とを同時に行うことができ製造工程を簡素化で
きる半導体製造方法を得ることができるものである。
ば、実施の形態６の製造方法工程において、前記メモリ
セル部ポリメタル電極および前記周辺回路部ポリメタル
電極に窒化膜等のメタル絶縁膜を被覆形成するにあた
り、前記メモリセル部ポリメタル電極を被覆する窒化膜
１３の膜厚が前記周辺回路部ポリメタル電極を被覆する
窒化膜１３ａの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホール６ａをエッチン
グにより窒化膜１３等のメタル絶縁膜を貫通して形成す
るメモリセル部コンタクトホール形成工程と、メモリセ
ル部コンタクトホール形成工程と同時に周辺回路部コン
タクトホール８をエッチングにより窒化膜１３ａ等のメ
タル絶縁膜，高融点メタル１０およびバリアメタル１１
を貫通して形成する周辺回路部コンタクトホール形成工
程とを含むので、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成される半導体装置におけるコンタ
クト抵抗特性を適切に改善できるとともに、メモリセル
部コンタクトホールの形成と周辺回路部コンタクトホー
ルの形成とを同時に行うことができ製造工程を簡素化で
きる半導体製造方法を得ることができるものである。
【００７２】実施の形態８．この発明による実施の形態
８を図１４について説明する。図１４は図１０のＢ−Ｂ
線における実施の形態８での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態８において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態７におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
８を図１４について説明する。図１４は図１０のＢ−Ｂ
線における実施の形態８での構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態８において、ここで説明する特有の構成および製
造方法以外の構成および製造方法については、先に説明
した実施の形態７におけるものと同一の構成および製造
方法を含むものであり、同様の作用を奏するものであ
る。
【００７３】図１４を参照して、この実施の形態８で
は、ポリメタル電極に使われているバリアメタルに関し
て、ＤＲＡＭワードラインとロジック回路部のゲート電
極で異なったものを用いた構造である。例えば、ＤＲＡ
Ｍワードラインのポリメタル電極のバリアメタル１１と
して、ＷＮを、ロジック回路部のゲート電極のバリアメ
タル２１にはＴｉＮ／Ｔｉを用いる。特にＴｉＮ／Ｔｉ
に関しては、熱処理に対してＴｉがシリサイド膜を形成
し、ＴｉＮがバリア層としての働きをするために、界面
抵抗を低く保ちながら、Ｗ等のメタルとシリコンの反応
を抑制することができる。但し、ＴｉＮ／Ｔｉバリアは
ゲートエッチング後の酸化処理（ゲートリーク対策）に
対して耐性がないため、ＤＲＡＭワードラインのバリア
メタルには、選択的な酸化Ｈ2／Ｈ2Ｏ雰囲気によりＷを
酸化せずにポリシリコンのみ酸化できるＷＮを用いてい
る。こうすれば、界面抵抗の問題を解決しつつ、ＤＲＡ
Ｍセルのリーク低減も可能になる。
は、ポリメタル電極に使われているバリアメタルに関し
て、ＤＲＡＭワードラインとロジック回路部のゲート電
極で異なったものを用いた構造である。例えば、ＤＲＡ
Ｍワードラインのポリメタル電極のバリアメタル１１と
して、ＷＮを、ロジック回路部のゲート電極のバリアメ
タル２１にはＴｉＮ／Ｔｉを用いる。特にＴｉＮ／Ｔｉ
に関しては、熱処理に対してＴｉがシリサイド膜を形成
し、ＴｉＮがバリア層としての働きをするために、界面
抵抗を低く保ちながら、Ｗ等のメタルとシリコンの反応
を抑制することができる。但し、ＴｉＮ／Ｔｉバリアは
ゲートエッチング後の酸化処理（ゲートリーク対策）に
対して耐性がないため、ＤＲＡＭワードラインのバリア
メタルには、選択的な酸化Ｈ2／Ｈ2Ｏ雰囲気によりＷを
酸化せずにポリシリコンのみ酸化できるＷＮを用いてい
る。こうすれば、界面抵抗の問題を解決しつつ、ＤＲＡ
Ｍセルのリーク低減も可能になる。
【００７４】この発明による実施の形態８によれば、ポ
リシリコンからなるメモリセル部ゲート電極１２と、前
記メモリセル部ゲート電極１２にバリアメタル１１を介
在して被覆形成され前記メモリセル部ゲート電極１２と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル１０と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためのメモリセル部コンタクト部
材１７とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極１２と、前記
周辺回路部ゲート電極１２にバリアメタル１１を介在し
て被覆形成され前記周辺回路部ゲート電極１２とともに
周辺回路部ポリメタル電極を構成する高融点メタル１０
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材１７とを備
えて周辺回路部を構成するものにおいて、前記メモリセ
ル部ポリメタル電極のバリアメタル１１としてＷＮ等を
用い、ロジック回路部のゲート電極のバリアメタル２１
にはＴｉＮ／Ｔｉ等を用いて、前記メモリセル部ポリメ
タル電極と周辺回路部ポリメタル電極とで異なった材質
のバリアメタルを適用するようにしたので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体装置を得ることができる。
リシリコンからなるメモリセル部ゲート電極１２と、前
記メモリセル部ゲート電極１２にバリアメタル１１を介
在して被覆形成され前記メモリセル部ゲート電極１２と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タル１０と、前記メモリセル部ポリメタル電極に対する
電気的接続を確保するためのメモリセル部コンタクト部
材１７とを備えてメモリセル部を構成するとともに、ポ
リシリコンからなる周辺回路部ゲート電極１２と、前記
周辺回路部ゲート電極１２にバリアメタル１１を介在し
て被覆形成され前記周辺回路部ゲート電極１２とともに
周辺回路部ポリメタル電極を構成する高融点メタル１０
と、前記周辺回路部ポリメタル電極に対する電気的接続
を確保するための周辺回路部コンタクト部材１７とを備
えて周辺回路部を構成するものにおいて、前記メモリセ
ル部ポリメタル電極のバリアメタル１１としてＷＮ等を
用い、ロジック回路部のゲート電極のバリアメタル２１
にはＴｉＮ／Ｔｉ等を用いて、前記メモリセル部ポリメ
タル電極と周辺回路部ポリメタル電極とで異なった材質
のバリアメタルを適用するようにしたので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体装置を得ることができる。
【００７５】また、この発明による実施の形態８によれ
ば、ポリシリコンからなるメモリセル部ゲート電極１２
と、前記メモリセル部ゲート電極１２にバリアメタル１
１を介在して被覆形成され前記メモリセル部ゲート電極
１２とともにメモリセル部ポリメタル電極を構成する高
融点メタル１０と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材１７とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極１２
と、前記周辺回路部ゲート電極１２にバリアメタルを介
在して被覆形成され前記周辺回路部ゲート電極１２とと
もに周辺回路部ポリメタル電極を構成する高融点メタル
１０と、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材１７と
を備えて周辺回路部を構成する半導体装置を製造するに
あたり、前記メモリセル部ゲート電極１２に所定の材質
からなる第１のバリアメタル１１を介在して高融点メタ
ル１０を被覆形成する工程と、前記周辺回路部ゲート電
極１２に前記第１のバリアメタル１１と異なる材質から
なる第２のバリアメタル２１を介在して高融点メタル１
０を被覆形成する工程とを含むので、周辺回路部ではコ
ンタクト抵抗特性を極力向上し、メモリセル部ではリー
ク特性を確保することができ、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体製
造方法を得ることができるものである。
ば、ポリシリコンからなるメモリセル部ゲート電極１２
と、前記メモリセル部ゲート電極１２にバリアメタル１
１を介在して被覆形成され前記メモリセル部ゲート電極
１２とともにメモリセル部ポリメタル電極を構成する高
融点メタル１０と、前記メモリセル部ポリメタル電極に
対する電気的接続を確保するためのメモリセル部コンタ
クト部材１７とを備えてメモリセル部を構成するととも
に、ポリシリコンからなる周辺回路部ゲート電極１２
と、前記周辺回路部ゲート電極１２にバリアメタルを介
在して被覆形成され前記周辺回路部ゲート電極１２とと
もに周辺回路部ポリメタル電極を構成する高融点メタル
１０と、前記周辺回路部ポリメタル電極に対する電気的
接続を確保するための周辺回路部コンタクト部材１７と
を備えて周辺回路部を構成する半導体装置を製造するに
あたり、前記メモリセル部ゲート電極１２に所定の材質
からなる第１のバリアメタル１１を介在して高融点メタ
ル１０を被覆形成する工程と、前記周辺回路部ゲート電
極１２に前記第１のバリアメタル１１と異なる材質から
なる第２のバリアメタル２１を介在して高融点メタル１
０を被覆形成する工程とを含むので、周辺回路部ではコ
ンタクト抵抗特性を極力向上し、メモリセル部ではリー
ク特性を確保することができ、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体製
造方法を得ることができるものである。
【００７６】実施の形態９．この発明による実施の形態
９を図１５について説明する。図１５は図１０のＢ−Ｂ
線における実施の形態９での構成を示す断面図である。
図中、同一符号は同一または相当部分を示すものであ
る。この実施の形態９において、ここで説明する特有の
構成および製造方法以外の構成および製造方法について
は、先に説明した実施の形態８におけるものと同一の構
成および製造方法を含むものであり、同様の作用を奏す
るものである。
９を図１５について説明する。図１５は図１０のＢ−Ｂ
線における実施の形態９での構成を示す断面図である。
図中、同一符号は同一または相当部分を示すものであ
る。この実施の形態９において、ここで説明する特有の
構成および製造方法以外の構成および製造方法について
は、先に説明した実施の形態８におけるものと同一の構
成および製造方法を含むものであり、同様の作用を奏す
るものである。
【００７７】図１５において、１０はポリメタル電極を
構成するＷ等の高融点メタルである。１１はＷＮなどの
バリアメタルで、後工程の熱処理でＷ，Ｓｉ，Ｏ，Ｎを
含むバリア層に成ると考えられている。１２はポリメタ
ル電極を構成するポリシリコン膜からなるゲート電極で
ある。１３はＳｉＮ膜やＡｌ2Ｏ3，Ｔａ2Ｏ5などのメタ
ル絶縁膜である。１６はＴｉＮ／Ｔｉなどのバリアメタ
ル、１７はＷ等の高融点メタルや、ＡＬ，Ｃｕなどのメ
タル配線材からなるコンタクト部材である。２２はロジ
ック回路部のシリサイド膜で通常ＣｏＳｉ，ＴｉＳｉ，
Ｗｓｉ等のメタルシリサイド膜である。２３，２４はト
ランジスタのサイドウオール膜で通常シリコン酸化膜か
ＳｉＮ膜が用いられる。
構成するＷ等の高融点メタルである。１１はＷＮなどの
バリアメタルで、後工程の熱処理でＷ，Ｓｉ，Ｏ，Ｎを
含むバリア層に成ると考えられている。１２はポリメタ
ル電極を構成するポリシリコン膜からなるゲート電極で
ある。１３はＳｉＮ膜やＡｌ2Ｏ3，Ｔａ2Ｏ5などのメタ
ル絶縁膜である。１６はＴｉＮ／Ｔｉなどのバリアメタ
ル、１７はＷ等の高融点メタルや、ＡＬ，Ｃｕなどのメ
タル配線材からなるコンタクト部材である。２２はロジ
ック回路部のシリサイド膜で通常ＣｏＳｉ，ＴｉＳｉ，
Ｗｓｉ等のメタルシリサイド膜である。２３，２４はト
ランジスタのサイドウオール膜で通常シリコン酸化膜か
ＳｉＮ膜が用いられる。
【００７８】図１５を参照して、この実施の形態９で
は、ＤＲＡＭワードラインにポリメタル電極、ロジック
回路のゲート電極にシリサイド膜を用いているのが特徴
で、こうすれば界面抵抗の問題を解決できる。また、Ｄ
ＲＡＭワードラインの最上層にＳｉＮ膜等の絶縁層が存
在するためにＤＲＡＭセルの微細化に必須のセルアライ
ンエッチング技術を適用することができる。
は、ＤＲＡＭワードラインにポリメタル電極、ロジック
回路のゲート電極にシリサイド膜を用いているのが特徴
で、こうすれば界面抵抗の問題を解決できる。また、Ｄ
ＲＡＭワードラインの最上層にＳｉＮ膜等の絶縁層が存
在するためにＤＲＡＭセルの微細化に必須のセルアライ
ンエッチング技術を適用することができる。
【００７９】この発明による実施の形態９によれば、ポ
リシリコンからなるメモリセル部ゲート電極１２と、前
記メモリセル部ゲート電極１２にバリアメタルを介在し
て被覆形成され前記メモリセル部ゲート電極１２ととも
にメモリセル部電極を構成する高融点メタル１０と、高
融点メタル１０に被覆形成された窒化膜等からなるメタ
ル絶縁膜１３と、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材１７
とを備えてメモリセル部を構成するとともに、ポリシリ
コンからなる周辺回路部ゲート電極１２と、前記周辺回
路部ゲート電極１２に被覆形成され前記周辺回路部ゲー
ト電極１２とともに周辺回路部電極を構成するシリサイ
ド膜２２と、前記周辺回路部電極に対する電気的接続を
確保するための周辺回路部コンタクト部材１７とを備え
て周辺回路部を構成することにより、前記ゲート電極１
２，バリアメタル１１，高融点メタル１０およびメタル
絶縁膜１３からなるメモリセル部電極にポリメタルゲー
ト構造を適用し、前記ゲート電極１２およびシリサイド
膜２２からなる周辺回路部電極にサリサイド構造を適用
するようにしたので、周辺回路部ではサリサイド構造の
採用によりコンタクト抵抗特性を極力向上し、メモリセ
ル部では所要の加工技術を適用できる構成として、ポリ
メタル電極を持つメモリセル部および周辺回路部で構成
される半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体装置を得ることができるものである。
リシリコンからなるメモリセル部ゲート電極１２と、前
記メモリセル部ゲート電極１２にバリアメタルを介在し
て被覆形成され前記メモリセル部ゲート電極１２ととも
にメモリセル部電極を構成する高融点メタル１０と、高
融点メタル１０に被覆形成された窒化膜等からなるメタ
ル絶縁膜１３と、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材１７
とを備えてメモリセル部を構成するとともに、ポリシリ
コンからなる周辺回路部ゲート電極１２と、前記周辺回
路部ゲート電極１２に被覆形成され前記周辺回路部ゲー
ト電極１２とともに周辺回路部電極を構成するシリサイ
ド膜２２と、前記周辺回路部電極に対する電気的接続を
確保するための周辺回路部コンタクト部材１７とを備え
て周辺回路部を構成することにより、前記ゲート電極１
２，バリアメタル１１，高融点メタル１０およびメタル
絶縁膜１３からなるメモリセル部電極にポリメタルゲー
ト構造を適用し、前記ゲート電極１２およびシリサイド
膜２２からなる周辺回路部電極にサリサイド構造を適用
するようにしたので、周辺回路部ではサリサイド構造の
採用によりコンタクト抵抗特性を極力向上し、メモリセ
ル部では所要の加工技術を適用できる構成として、ポリ
メタル電極を持つメモリセル部および周辺回路部で構成
される半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体装置を得ることができるものである。
【００８０】また、この発明による実施の形態９によれ
ば、ポリシリコンからなるメモリセル部ゲート電極１２
と、前記メモリセル部ゲート電極１２にバリアメタル１
１を介在して被覆形成され前記メモリセル部ゲート電極
１２とともにメモリセル部電極を構成する高融点メタル
１０と、前記メモリセル部電極に対する電気的接続を確
保するためのメモリセル部コンタクト部材１７とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極１２と、前記周辺回路部ゲー
ト電極１２に被覆形成され前記周辺回路部ゲート電極１
２とともに周辺回路部電極を構成するシリサイド膜２２
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材１７とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極１２にシリサイド膜２２を被覆形成
し前記周辺回路部電極においてサリサイド構造を構成す
る工程を含むので、周辺回路部ではサリサイド構造の採
用によりコンタクト抵抗特性を極力向上し、メモリセル
部では所要の加工技術を適用でき、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができるものである。
ば、ポリシリコンからなるメモリセル部ゲート電極１２
と、前記メモリセル部ゲート電極１２にバリアメタル１
１を介在して被覆形成され前記メモリセル部ゲート電極
１２とともにメモリセル部電極を構成する高融点メタル
１０と、前記メモリセル部電極に対する電気的接続を確
保するためのメモリセル部コンタクト部材１７とを備え
てメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極１２と、前記周辺回路部ゲー
ト電極１２に被覆形成され前記周辺回路部ゲート電極１
２とともに周辺回路部電極を構成するシリサイド膜２２
と、前記周辺回路部電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材１７とを備えて周辺回
路部を構成する半導体装置を製造するにあたり、前記周
辺回路部ゲート電極１２にシリサイド膜２２を被覆形成
し前記周辺回路部電極においてサリサイド構造を構成す
る工程を含むので、周辺回路部ではサリサイド構造の採
用によりコンタクト抵抗特性を極力向上し、メモリセル
部では所要の加工技術を適用でき、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができるものである。
【００８１】実施の形態１０．この発明による実施の形
態１０を図１６について説明する。図１６は図１０のＢ
−Ｂ線における実施の形態１０での構成を示す断面図で
ある。この実施の形態１０において、ここで説明する特
有の構成および製造方法以外の構成および製造方法につ
いては、先に説明した実施の形態５ないし実施の形態９
におけるものと同一の構成および製造方法を含むもので
あり、同様の作用を奏するものである。
態１０を図１６について説明する。図１６は図１０のＢ
−Ｂ線における実施の形態１０での構成を示す断面図で
ある。この実施の形態１０において、ここで説明する特
有の構成および製造方法以外の構成および製造方法につ
いては、先に説明した実施の形態５ないし実施の形態９
におけるものと同一の構成および製造方法を含むもので
あり、同様の作用を奏するものである。
【００８２】図１６を参照して、この実施の形態１０で
は、ＤＲＡＭワードラインとロジック部ゲート電極のポ
リメタル電極１２のＷ膜厚をＤＲＡＭワードラインの方
が、ロジック部ゲート電極より厚くしたことが特徴であ
る。こうすれば、実施の形態６と同様にＤＲＡＭワード
ライン上のコンタクトとロジック回路部のゲート電極上
コンタクトを同時にエッチングすることができ、且つ界
面抵抗の問題も解決できる。
は、ＤＲＡＭワードラインとロジック部ゲート電極のポ
リメタル電極１２のＷ膜厚をＤＲＡＭワードラインの方
が、ロジック部ゲート電極より厚くしたことが特徴であ
る。こうすれば、実施の形態６と同様にＤＲＡＭワード
ライン上のコンタクトとロジック回路部のゲート電極上
コンタクトを同時にエッチングすることができ、且つ界
面抵抗の問題も解決できる。
【００８３】図１６において、１０はＤＲＡＭ回路部と
してのメモリセル部ゲート電極１２にバリアメタル１１
を介在して被覆形成された高融点メタル、１０ａはロジ
ック回路部としての周辺回路部ゲート電極１２にバリア
メタル１１を介在して被覆形成された高融点メタル、１
３は高融点メタル１０，１０ａにそれぞれ被覆形成され
たＳｉＮ膜やＡｌ2Ｏ3，Ｔａ2Ｏ5などのメタル絶縁膜で
ある。
してのメモリセル部ゲート電極１２にバリアメタル１１
を介在して被覆形成された高融点メタル、１０ａはロジ
ック回路部としての周辺回路部ゲート電極１２にバリア
メタル１１を介在して被覆形成された高融点メタル、１
３は高融点メタル１０，１０ａにそれぞれ被覆形成され
たＳｉＮ膜やＡｌ2Ｏ3，Ｔａ2Ｏ5などのメタル絶縁膜で
ある。
【００８４】メモリセル部コンタクトホール６ａは、メ
モリセル部コンタクトホール形成工程において、エッチ
ングにより層間絶縁膜５に形成され、メタル絶縁膜１３
を貫通して高融点メタル１０で止まっている。周辺回路
部コンタクトホール８は、周辺回路部コンタクトホール
形成工程において、メモリセル部コンタクトホール形成
工程と同時にエッチングにより層間絶縁膜５に形成さ
れ、メタル絶縁膜１３および高融点メタル１０ａを貫通
してゲート電極１２に達している。メモリセル部コンタ
クトホール６ａおよび周辺回路部コンタクトホール８に
は、それぞれバリアメタル１６を介在してコンタクト部
材１７が充填される。
モリセル部コンタクトホール形成工程において、エッチ
ングにより層間絶縁膜５に形成され、メタル絶縁膜１３
を貫通して高融点メタル１０で止まっている。周辺回路
部コンタクトホール８は、周辺回路部コンタクトホール
形成工程において、メモリセル部コンタクトホール形成
工程と同時にエッチングにより層間絶縁膜５に形成さ
れ、メタル絶縁膜１３および高融点メタル１０ａを貫通
してゲート電極１２に達している。メモリセル部コンタ
クトホール６ａおよび周辺回路部コンタクトホール８に
は、それぞれバリアメタル１６を介在してコンタクト部
材１７が充填される。
【００８５】この発明による実施の形態１０によれば、
実施の形態５の構成において、前記メモリセル部ポリメ
タル電極および前記周辺回路部ポリメタル電極を高融点
メタルで被覆したものであって、前記メモリセル部ポリ
メタル電極を被覆する高融点メタルの膜厚が前記周辺回
路部ポリメタル電極を被覆する高融点メタルの膜厚より
大きく設定されているので、ポリメタル電極を持つメモ
リセル部および周辺回路部で構成される半導体装置にお
けるコンタクト抵抗特性を適切に改善できるとともに、
比較的容易に製造できる構成を持つ半導体装置を得るこ
とができるものである。
実施の形態５の構成において、前記メモリセル部ポリメ
タル電極および前記周辺回路部ポリメタル電極を高融点
メタルで被覆したものであって、前記メモリセル部ポリ
メタル電極を被覆する高融点メタルの膜厚が前記周辺回
路部ポリメタル電極を被覆する高融点メタルの膜厚より
大きく設定されているので、ポリメタル電極を持つメモ
リセル部および周辺回路部で構成される半導体装置にお
けるコンタクト抵抗特性を適切に改善できるとともに、
比較的容易に製造できる構成を持つ半導体装置を得るこ
とができるものである。
【００８６】また、この発明による実施の形態１０によ
れば、実施の形態５における製造方法工程に加えて、前
記メモリセル部ポリメタル電極および前記周辺回路部ポ
リメタル電極に高融点メタルを被覆形成するにあたり、
前記メモリセル部ポリメタル電極を被覆する高融点メタ
ルの膜厚が前記周辺回路部ポリメタル電極を被覆する高
融点メタルの膜厚よりも大きくなるように形成するとと
もに、メモリセル部コンタクトホール６ａをエッチング
によりメタル絶縁膜１３を貫通して高融点メタル１０で
止まるように形成するメモリセル部コンタクトホール形
成工程と、前記メモリセル部コンタクトホール形成工程
と同時に周辺回路部コンタクトホール８をエッチングに
よりメタル絶縁膜１３，高融点メタル１０ａおよびバリ
アメタル１１を貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むので、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができる
ものである。
れば、実施の形態５における製造方法工程に加えて、前
記メモリセル部ポリメタル電極および前記周辺回路部ポ
リメタル電極に高融点メタルを被覆形成するにあたり、
前記メモリセル部ポリメタル電極を被覆する高融点メタ
ルの膜厚が前記周辺回路部ポリメタル電極を被覆する高
融点メタルの膜厚よりも大きくなるように形成するとと
もに、メモリセル部コンタクトホール６ａをエッチング
によりメタル絶縁膜１３を貫通して高融点メタル１０で
止まるように形成するメモリセル部コンタクトホール形
成工程と、前記メモリセル部コンタクトホール形成工程
と同時に周辺回路部コンタクトホール８をエッチングに
よりメタル絶縁膜１３，高融点メタル１０ａおよびバリ
アメタル１１を貫通して形成する周辺回路部コンタクト
ホール形成工程とを含むので、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができる
ものである。
【００８７】実施の形態１１．この発明による実施の形
態１１を図１７ないし図２４について説明する。図１７
は図１０のＣ−Ｃ線における実施の形態１１でのゲート
電極形成時の構成を示す断面図である。図１８は図１０
のＣ−Ｃ線における実施の形態１１でのサイドウォール
形成後の構成を示す断面図である。図１９は図１０のＣ
−Ｃ線における実施の形態１１での層間絶縁膜〈１〉形
成後の構成を示す断面図である。図２０は図１０のＣ−
Ｃ線における実施の形態１１での層間絶縁膜〈２〉およ
びプラグ形成後の構成を示す断面図である。図２１は図
１０のＣ−Ｃ線における実施の形態１１での層間絶縁膜
〈３〉およびプラグ形成後の構成を示す断面図である。
図２２は図１０のＣ−Ｃ線における実施の形態１１での
キャパシタ筒状電極形成前の構成を示す断面図である。
図２３は図１０のＣ−Ｃ線における実施の形態１１での
キャパシタ筒状電極形成後の構成を示す断面図である。
図２４は図１０のＣ−Ｃ線における実施の形態１１での
キャパシタ上部電極形成後の構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態１１において、ここで説明する特有の構成および
製造方法以外の構成および製造方法については、先に説
明した実施の形態７におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
態１１を図１７ないし図２４について説明する。図１７
は図１０のＣ−Ｃ線における実施の形態１１でのゲート
電極形成時の構成を示す断面図である。図１８は図１０
のＣ−Ｃ線における実施の形態１１でのサイドウォール
形成後の構成を示す断面図である。図１９は図１０のＣ
−Ｃ線における実施の形態１１での層間絶縁膜〈１〉形
成後の構成を示す断面図である。図２０は図１０のＣ−
Ｃ線における実施の形態１１での層間絶縁膜〈２〉およ
びプラグ形成後の構成を示す断面図である。図２１は図
１０のＣ−Ｃ線における実施の形態１１での層間絶縁膜
〈３〉およびプラグ形成後の構成を示す断面図である。
図２２は図１０のＣ−Ｃ線における実施の形態１１での
キャパシタ筒状電極形成前の構成を示す断面図である。
図２３は図１０のＣ−Ｃ線における実施の形態１１での
キャパシタ筒状電極形成後の構成を示す断面図である。
図２４は図１０のＣ−Ｃ線における実施の形態１１での
キャパシタ上部電極形成後の構成を示す断面図である。
図中、同一符号は同一または相当部分を示す。この実施
の形態１１において、ここで説明する特有の構成および
製造方法以外の構成および製造方法については、先に説
明した実施の形態７におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
【００８８】図において、２５はレジストパターン、２
６は低濃度不純物層、２７は高濃度不純物層、２８はゲ
ート絶縁膜、２９ａ，２９ｂはＳｉＮ膜からなるメタル
絶縁膜、３０ａ，３０ｂはＷ膜等からなる高融点メタ
ル、３１ａ，３１ｂはバリアメタル、３２ａ，３２ｂは
ポリシリコン膜からなるゲート電極、３３は分離領域、
３４はウエル領域１、３５はウエル領域２、３６は下敷
きＳｉＮ膜、３７は層間絶縁膜〈１〉、３８はポリシリ
コンパッド、３９は層間絶縁膜〈２〉、４０はＷ等の高
融点メタル配線、４１はＴｉＮ／Ｔｉなどのバリアメタ
ル、４２は層間絶縁膜〈３〉である。４３はポリシリコ
ンや高融点メタル、あるいはそれらのシリサイド膜など
からなるプラグ、４４，４６もポリシリコンや高融点メ
タル、Ｒｕ、Ｐｔ等の貴金属膜、あるいはそれらのシリ
サイド膜である。４５は筒状キャパシタ電極を形成する
ためのシリコン酸化膜、４７はポリシリコンや高融点メ
タル４４からなる筒状電極、４８はキャパシタ絶縁膜で
ＳｉＮ，ＳｉＯ膜やそれらの重ね膜、あるいはＴａ
2Ｏ5，Ａｌ2Ｏ3，ＢＳＴ等の高誘電体膜、そして、４９
はキャパシタを形成する上部電極で、ポリシリコンや高
融点メタル、Ｒｕ，Ｐｔ等の貴金属膜、あるいはそれら
のシリサイド膜である。
６は低濃度不純物層、２７は高濃度不純物層、２８はゲ
ート絶縁膜、２９ａ，２９ｂはＳｉＮ膜からなるメタル
絶縁膜、３０ａ，３０ｂはＷ膜等からなる高融点メタ
ル、３１ａ，３１ｂはバリアメタル、３２ａ，３２ｂは
ポリシリコン膜からなるゲート電極、３３は分離領域、
３４はウエル領域１、３５はウエル領域２、３６は下敷
きＳｉＮ膜、３７は層間絶縁膜〈１〉、３８はポリシリ
コンパッド、３９は層間絶縁膜〈２〉、４０はＷ等の高
融点メタル配線、４１はＴｉＮ／Ｔｉなどのバリアメタ
ル、４２は層間絶縁膜〈３〉である。４３はポリシリコ
ンや高融点メタル、あるいはそれらのシリサイド膜など
からなるプラグ、４４，４６もポリシリコンや高融点メ
タル、Ｒｕ、Ｐｔ等の貴金属膜、あるいはそれらのシリ
サイド膜である。４５は筒状キャパシタ電極を形成する
ためのシリコン酸化膜、４７はポリシリコンや高融点メ
タル４４からなる筒状電極、４８はキャパシタ絶縁膜で
ＳｉＮ，ＳｉＯ膜やそれらの重ね膜、あるいはＴａ
2Ｏ5，Ａｌ2Ｏ3，ＢＳＴ等の高誘電体膜、そして、４９
はキャパシタを形成する上部電極で、ポリシリコンや高
融点メタル、Ｒｕ，Ｐｔ等の貴金属膜、あるいはそれら
のシリサイド膜である。
【００８９】この実施の形態１１は、実施の形態７をＤ
ＲＡＭやｅＤＲＡＭのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
ＲＡＭやｅＤＲＡＭのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
【００９０】この発明による実施の形態１１によれば、
ポリシリコンからなるメモリセル部ゲート電極３２ａ
と、前記メモリセル部ゲート電極３２ａにバリアメタル
を介在して被覆形成され前記メモリセル部ゲート電極３
２ａとともにメモリセル部ポリメタル電極を構成する高
融点メタル３０ａと、前記メモリセル部ポリメタル電極
に対する電気的接続を確保するためのメモリセル部コン
タクト部材とを備えてスタックトセルによるメモリセル
部を構成するとともに、ポリシリコンからなる周辺回路
部ゲート電極３２ｂと、前記周辺回路部ゲート電極３２
ｂにバリアメタルを介在して被覆形成され前記周辺回路
部ゲート電極３２ｂとともに周辺回路部ポリメタル電極
を構成する高融点メタル３０ｂと、前記周辺回路部ポリ
メタル電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するも
のにおいて、前記周辺回路部コンタクト部材が前記周辺
回路部ゲート電極３２ｂまで達しているようにし、か
つ、前記メモリセル部コンタクト部材は前記メモリセル
部ポリメタル電極を構成する高融点メタル３０ａで止ま
っているようにしたものであって、スタックトセルによ
る前記メモリセル部ポリメタル電極および前記周辺回路
部ポリメタル電極に窒化膜からなるメタル絶縁膜３０
ａ，３０ｂを被覆するとともに、前記メモリセル部ポリ
メタル電極を被覆する前記メタル絶縁膜２９ａの膜厚が
前記周辺回路部ポリメタル電極を被覆するメタル絶縁膜
２９ｂの膜厚よりも大きく設定されているので、ポリメ
タル電極を持つメモリセル部および周辺回路部で構成さ
れるスタックトセルによる半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができるもので
ある。
ポリシリコンからなるメモリセル部ゲート電極３２ａ
と、前記メモリセル部ゲート電極３２ａにバリアメタル
を介在して被覆形成され前記メモリセル部ゲート電極３
２ａとともにメモリセル部ポリメタル電極を構成する高
融点メタル３０ａと、前記メモリセル部ポリメタル電極
に対する電気的接続を確保するためのメモリセル部コン
タクト部材とを備えてスタックトセルによるメモリセル
部を構成するとともに、ポリシリコンからなる周辺回路
部ゲート電極３２ｂと、前記周辺回路部ゲート電極３２
ｂにバリアメタルを介在して被覆形成され前記周辺回路
部ゲート電極３２ｂとともに周辺回路部ポリメタル電極
を構成する高融点メタル３０ｂと、前記周辺回路部ポリ
メタル電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するも
のにおいて、前記周辺回路部コンタクト部材が前記周辺
回路部ゲート電極３２ｂまで達しているようにし、か
つ、前記メモリセル部コンタクト部材は前記メモリセル
部ポリメタル電極を構成する高融点メタル３０ａで止ま
っているようにしたものであって、スタックトセルによ
る前記メモリセル部ポリメタル電極および前記周辺回路
部ポリメタル電極に窒化膜からなるメタル絶縁膜３０
ａ，３０ｂを被覆するとともに、前記メモリセル部ポリ
メタル電極を被覆する前記メタル絶縁膜２９ａの膜厚が
前記周辺回路部ポリメタル電極を被覆するメタル絶縁膜
２９ｂの膜厚よりも大きく設定されているので、ポリメ
タル電極を持つメモリセル部および周辺回路部で構成さ
れるスタックトセルによる半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができるもので
ある。
【００９１】また、この発明による実施の形態１１によ
れば、ポリシリコンからなるメモリセル部ゲート電極３
２ａと、前記メモリセル部ゲート電極３２ａにバリアメ
タル３１ａを介在して被覆形成され前記メモリセル部ゲ
ート電極３２ａとともにメモリセル部ポリメタル電極を
構成する高融点メタル３０ａと、前記メモリセル部ポリ
メタル電極に対する電気的接続を確保するためのメモリ
セル部コンタクト部材とを備えてスタックトセルによる
メモリセル部を構成するとともに、ポリシリコンからな
る周辺回路部ゲート電極３２ｂと、前記周辺回路部ゲー
ト電極３２ｂにバリアメタル３１ｂを介在して被覆形成
され前記周辺回路部ゲート電極３２ｂとともに周辺回路
部ポリメタル電極を構成する高融点メタル３０ｂと、前
記周辺回路部ポリメタル電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成するものにおいて、前記周辺回路部コンタク
ト部材が前記周辺回路部ゲート電極３２ｂまで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ル２９ａで止まっているようにした半導体装置の製造方
法であって、スタックトセルによる前記メモリセル部ポ
リメタル電極および前記周辺回路部ポリメタル電極に窒
化膜からなるメタル絶縁膜２９ａ，２９ｂを被覆形成す
るにあたり、前記メモリセル部ポリメタル電極を被覆す
る窒化膜からなるメタル絶縁膜２９ａの膜厚が前記周辺
回路部ポリメタル電極を被覆する窒化膜からなるメタル
絶縁膜２９ｂの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホールをエッチングに
よりメタル絶縁膜２９ａを貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜２９ｂ，高融点メ
タル３０ｂおよびバリアメタル３１ｂを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成されるスタックトセルによる半導体装置におけるコ
ンタクト抵抗特性を適切に改善できるとともに、メモリ
セル部コンタクトホールの形成と周辺回路部コンタクト
ホールの形成とを同時に行うことができ製造工程を簡素
化できる半導体製造方法を得ることができるものであ
る。
れば、ポリシリコンからなるメモリセル部ゲート電極３
２ａと、前記メモリセル部ゲート電極３２ａにバリアメ
タル３１ａを介在して被覆形成され前記メモリセル部ゲ
ート電極３２ａとともにメモリセル部ポリメタル電極を
構成する高融点メタル３０ａと、前記メモリセル部ポリ
メタル電極に対する電気的接続を確保するためのメモリ
セル部コンタクト部材とを備えてスタックトセルによる
メモリセル部を構成するとともに、ポリシリコンからな
る周辺回路部ゲート電極３２ｂと、前記周辺回路部ゲー
ト電極３２ｂにバリアメタル３１ｂを介在して被覆形成
され前記周辺回路部ゲート電極３２ｂとともに周辺回路
部ポリメタル電極を構成する高融点メタル３０ｂと、前
記周辺回路部ポリメタル電極に対する電気的接続を確保
するための周辺回路部コンタクト部材とを備えて周辺回
路部を構成するものにおいて、前記周辺回路部コンタク
ト部材が前記周辺回路部ゲート電極３２ｂまで達してい
るようにし、かつ、前記メモリセル部コンタクト部材は
前記メモリセル部ポリメタル電極を構成する高融点メタ
ル２９ａで止まっているようにした半導体装置の製造方
法であって、スタックトセルによる前記メモリセル部ポ
リメタル電極および前記周辺回路部ポリメタル電極に窒
化膜からなるメタル絶縁膜２９ａ，２９ｂを被覆形成す
るにあたり、前記メモリセル部ポリメタル電極を被覆す
る窒化膜からなるメタル絶縁膜２９ａの膜厚が前記周辺
回路部ポリメタル電極を被覆する窒化膜からなるメタル
絶縁膜２９ｂの膜厚よりも大きくなるように形成すると
ともに、メモリセル部コンタクトホールをエッチングに
よりメタル絶縁膜２９ａを貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜２９ｂ，高融点メ
タル３０ｂおよびバリアメタル３１ｂを貫通して形成す
る周辺回路部コンタクトホール形成工程とを含むので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成されるスタックトセルによる半導体装置におけるコ
ンタクト抵抗特性を適切に改善できるとともに、メモリ
セル部コンタクトホールの形成と周辺回路部コンタクト
ホールの形成とを同時に行うことができ製造工程を簡素
化できる半導体製造方法を得ることができるものであ
る。
【００９２】実施の形態１２．この発明による実施の形
態１２を図２５ないし図３２について説明する。図２５
は図１０のＣ−Ｃ線における実施の形態１２でのゲート
電極形成時の構成を示す断面図である。図２６は図１０
のＣ−Ｃ線における実施の形態１１でのメモリセル部下
敷きＳｉＮ膜形成後の構成を示す断面図である。図２７
は図１０のＣ−Ｃ線における実施の形態１１での周辺回
路部ゲート電極としてのシリサイド膜形成後の構成を示
す断面図である。図２８は図１０のＣ−Ｃ線における実
施の形態１１での周辺回路部下敷きＳｉＮ膜形成後の構
成を示す断面図である。図２９は図１０のＣ−Ｃ線にお
ける実施の形態１２での層間絶縁膜〈１〉形成後の構成
を示す断面図である。図３０は図１０のＣ−Ｃ線におけ
る実施の形態１２での層間絶縁膜〈２〉およびプラグ形
成後の構成を示す断面図である。図３１は図１０のＣ−
Ｃ線における実施の形態１２でのキャパシタ筒状電極形
成後の構成を示す断面図である。図３２は図１０のＣ−
Ｃ線における実施の形態１２でのキャパシタ上部電極形
成後の構成を示す断面図である。図中、同一符号は同一
または相当部分を示す。この実施の形態１２において、
ここで説明する特有の構成および製造方法以外の構成お
よび製造方法については、先に説明した実施の形態９お
よび実施の形態１１におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
態１２を図２５ないし図３２について説明する。図２５
は図１０のＣ−Ｃ線における実施の形態１２でのゲート
電極形成時の構成を示す断面図である。図２６は図１０
のＣ−Ｃ線における実施の形態１１でのメモリセル部下
敷きＳｉＮ膜形成後の構成を示す断面図である。図２７
は図１０のＣ−Ｃ線における実施の形態１１での周辺回
路部ゲート電極としてのシリサイド膜形成後の構成を示
す断面図である。図２８は図１０のＣ−Ｃ線における実
施の形態１１での周辺回路部下敷きＳｉＮ膜形成後の構
成を示す断面図である。図２９は図１０のＣ−Ｃ線にお
ける実施の形態１２での層間絶縁膜〈１〉形成後の構成
を示す断面図である。図３０は図１０のＣ−Ｃ線におけ
る実施の形態１２での層間絶縁膜〈２〉およびプラグ形
成後の構成を示す断面図である。図３１は図１０のＣ−
Ｃ線における実施の形態１２でのキャパシタ筒状電極形
成後の構成を示す断面図である。図３２は図１０のＣ−
Ｃ線における実施の形態１２でのキャパシタ上部電極形
成後の構成を示す断面図である。図中、同一符号は同一
または相当部分を示す。この実施の形態１２において、
ここで説明する特有の構成および製造方法以外の構成お
よび製造方法については、先に説明した実施の形態９お
よび実施の形態１１におけるものと同一の構成および製
造方法を含むものであり、同様の作用を奏するものであ
る。
【００９３】５０は周辺回路部ゲート電極３２ｂに被覆
形成されたシリサイド膜であって、通常、ＣｏＳｉ，Ｔ
ｉＳｉ，ＷＳｉ等のメタルシリサイド膜である。５１は
下敷きＳｉＮ膜である。
形成されたシリサイド膜であって、通常、ＣｏＳｉ，Ｔ
ｉＳｉ，ＷＳｉ等のメタルシリサイド膜である。５１は
下敷きＳｉＮ膜である。
【００９４】この実施の形態１２は、実施の形態９をＤ
ＲＡＭやｅＤＲＡＭのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
ＲＡＭやｅＤＲＡＭのスタックトセルに適用したもの
で、スタックトセルのキャパシタ電極に筒状のキャパシ
タ電極を用いたものである。
【００９５】この発明による実施の形態１２によれば、
ポリシリコンからなるメモリセル部ゲート電極３２ａ
と、前記メモリセル部ゲート電極３２ａにバリアメタル
３１ａを介在して被覆形成され前記メモリセル部ゲート
電極３２ａとともにメモリセル部電極を構成する高融点
メタル３０ａと、前記メモリセル部電極３２ａに対する
電気的接続を確保するためのメモリセル部コンタクト部
材とを備えてスタックトセルによるメモリセル部を構成
するとともに、ポリシリコンからなる周辺回路部ゲート
電極３２ｂと、前記周辺回路部ゲート電極３２ｂに被覆
形成され前記周辺回路部ゲート電極３２ｂとともに周辺
回路部電極を構成するシリサイド膜５０と、前記周辺回
路部電極に対する電気的接続を確保するための周辺回路
部コンタクト部材とを備えて周辺回路部を構成すること
により、スタックトセルによる前記メモリセル部電極に
ポリメタルゲート構造を適用し、前記周辺回路部電極に
サリサイド構造を適用するようにしたので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
きる構成として、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成されるスタックトセルによる半導
体装置におけるコンタクト抵抗特性を適切に改善できる
半導体装置を得ることができるものである。
ポリシリコンからなるメモリセル部ゲート電極３２ａ
と、前記メモリセル部ゲート電極３２ａにバリアメタル
３１ａを介在して被覆形成され前記メモリセル部ゲート
電極３２ａとともにメモリセル部電極を構成する高融点
メタル３０ａと、前記メモリセル部電極３２ａに対する
電気的接続を確保するためのメモリセル部コンタクト部
材とを備えてスタックトセルによるメモリセル部を構成
するとともに、ポリシリコンからなる周辺回路部ゲート
電極３２ｂと、前記周辺回路部ゲート電極３２ｂに被覆
形成され前記周辺回路部ゲート電極３２ｂとともに周辺
回路部電極を構成するシリサイド膜５０と、前記周辺回
路部電極に対する電気的接続を確保するための周辺回路
部コンタクト部材とを備えて周辺回路部を構成すること
により、スタックトセルによる前記メモリセル部電極に
ポリメタルゲート構造を適用し、前記周辺回路部電極に
サリサイド構造を適用するようにしたので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
きる構成として、ポリメタル電極を持つメモリセル部お
よび周辺回路部で構成されるスタックトセルによる半導
体装置におけるコンタクト抵抗特性を適切に改善できる
半導体装置を得ることができるものである。
【００９６】また、この発明による実施の形態１２によ
れば、ポリシリコンからなるメモリセル部ゲート電極
と、前記メモリセル部ゲート電極にバリアメタルを介在
して被覆形成され前記メモリセル部ゲート電極とともに
メモリセル部電極を構成する高融点メタルと、前記メモ
リセル部電極に対する電気的接続を確保するためのメモ
リセル部コンタクト部材とを備えてスタックトセルによ
るメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極と、前記周辺回路部ゲート電
極に被覆形成され前記周辺回路部ゲート電極とともに周
辺回路部電極を構成するシリサイド膜と、前記周辺回路
部電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成する半導体
装置を製造するにあたり、前記周辺回路部ゲート電極に
シリサイド膜を被覆形成し前記周辺回路部電極において
サリサイド構造を構成する工程を含むので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
き、ポリメタル電極を持つメモリセル部および周辺回路
部で構成されるスタックトセルによる半導体装置におけ
るコンタクト抵抗特性を適切に改善できる半導体装置を
得ることができるものである。
れば、ポリシリコンからなるメモリセル部ゲート電極
と、前記メモリセル部ゲート電極にバリアメタルを介在
して被覆形成され前記メモリセル部ゲート電極とともに
メモリセル部電極を構成する高融点メタルと、前記メモ
リセル部電極に対する電気的接続を確保するためのメモ
リセル部コンタクト部材とを備えてスタックトセルによ
るメモリセル部を構成するとともに、ポリシリコンから
なる周辺回路部ゲート電極と、前記周辺回路部ゲート電
極に被覆形成され前記周辺回路部ゲート電極とともに周
辺回路部電極を構成するシリサイド膜と、前記周辺回路
部電極に対する電気的接続を確保するための周辺回路部
コンタクト部材とを備えて周辺回路部を構成する半導体
装置を製造するにあたり、前記周辺回路部ゲート電極に
シリサイド膜を被覆形成し前記周辺回路部電極において
サリサイド構造を構成する工程を含むので、周辺回路部
ではサリサイド構造の採用によりコンタクト抵抗特性を
極力向上し、メモリセル部では所要の加工技術を適用で
き、ポリメタル電極を持つメモリセル部および周辺回路
部で構成されるスタックトセルによる半導体装置におけ
るコンタクト抵抗特性を適切に改善できる半導体装置を
得ることができるものである。
【００９７】
【発明の効果】第１の発明によれば、ポリシリコンから
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えたものにおいて、前記コンタクト部材が前記ゲート
電極まで達しているので、コンタクト部材をゲート電極
に直結することによりポリメタル電極を持つ半導体装置
におけるコンタクト抵抗特性を適切に改善できる半導体
装置を得ることができる。
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えたものにおいて、前記コンタクト部材が前記ゲート
電極まで達しているので、コンタクト部材をゲート電極
に直結することによりポリメタル電極を持つ半導体装置
におけるコンタクト抵抗特性を適切に改善できる半導体
装置を得ることができる。
【００９８】第２の発明によれば、半導体基板に設けら
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第１のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第２のコンタクト部材とを備えたものにおい
て、前記第１および第２のコンタクト部材のうち、前記
第２のコンタクト部材の前記半導体基板における活性領
域への接続部のみにコンタクト抵抗を安定させるための
シリサイド膜を設けたので、シリサイド膜を設けること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体装置を得ること
ができる。
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第１のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第２のコンタクト部材とを備えたものにおい
て、前記第１および第２のコンタクト部材のうち、前記
第２のコンタクト部材の前記半導体基板における活性領
域への接続部のみにコンタクト抵抗を安定させるための
シリサイド膜を設けたので、シリサイド膜を設けること
によりポリメタル電極を持つ半導体装置におけるコンタ
クト抵抗特性を適切に改善できる半導体装置を得ること
ができる。
【００９９】第３の発明によれば、ポリシリコンからな
るゲート電極と、前記ゲート電極にバリアメタルを介在
して被覆形成され前記ゲート電極とともにポリメタル電
極を構成する高融点メタルと、前記ポリメタル電極に対
する電気的接続を確保するためのコンタクト部材とを備
えたものにおいて、前記コンタクト部材が前記ゲート電
極まで達しているとともに、前記コンタクト部材の側壁
として窒化膜を設けたので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、コンタクト部材の側壁として窒化膜を設ける
ことによりポリメタル電極を構成する高融点メタルを確
実に保護できる半導体装置を得ることができる。
るゲート電極と、前記ゲート電極にバリアメタルを介在
して被覆形成され前記ゲート電極とともにポリメタル電
極を構成する高融点メタルと、前記ポリメタル電極に対
する電気的接続を確保するためのコンタクト部材とを備
えたものにおいて、前記コンタクト部材が前記ゲート電
極まで達しているとともに、前記コンタクト部材の側壁
として窒化膜を設けたので、ポリメタル電極を持つ半導
体装置におけるコンタクト抵抗特性を適切に改善できる
とともに、コンタクト部材の側壁として窒化膜を設ける
ことによりポリメタル電極を構成する高融点メタルを確
実に保護できる半導体装置を得ることができる。
【０１００】第４の発明によれば、半導体基板に設けら
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第１のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第２のコンタクト部材とを備えたものにおい
て、前記第１のコンタクト部材が前記バリアメタルおよ
び高融点メタルを貫通してポリシリコンからなる前記ゲ
ート電極まで達しているとともに、前記第１のコンタク
ト部材の側壁として窒化膜を設け、かつ、前記第２のコ
ンタクト部材の側壁として窒化膜を設けたので、ポリメ
タル電極を持つ半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、電気的ショートを確実に
防止できる半導体装置を得ることができる。
れたポリシリコンからなるゲート電極と、前記ゲート電
極にバリアメタルを介在して被覆形成され前記ゲート電
極とともにポリメタル電極を構成する高融点メタルと、
前記ポリメタル電極に接続され前記ポリメタル電極に対
する電気的接続を確保するための第１のコンタクト部材
と、前記半導体基板における活性領域に接続され前記半
導体基板における活性領域に対する電気的接続を確保す
るための第２のコンタクト部材とを備えたものにおい
て、前記第１のコンタクト部材が前記バリアメタルおよ
び高融点メタルを貫通してポリシリコンからなる前記ゲ
ート電極まで達しているとともに、前記第１のコンタク
ト部材の側壁として窒化膜を設け、かつ、前記第２のコ
ンタクト部材の側壁として窒化膜を設けたので、ポリメ
タル電極を持つ半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、電気的ショートを確実に
防止できる半導体装置を得ることができる。
【０１０１】第５の発明によれば、ポリシリコンからな
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記周辺回路部コンタクト
部材が前記ロジック部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにしたので、周辺回路部ではコンタクト抵
抗特性を極力確保し、メモリセル部ではゲート絶縁膜の
信頼性を維持することにより、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体装
置を得ることができる。
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記周辺回路部コンタクト
部材が前記ロジック部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにしたので、周辺回路部ではコンタクト抵
抗特性を極力確保し、メモリセル部ではゲート絶縁膜の
信頼性を維持することにより、ポリメタル電極を持つメ
モリセル部および周辺回路部で構成される半導体装置に
おけるコンタクト抵抗特性を適切に改善できる半導体装
置を得ることができる。
【０１０２】第６の発明によれば、第５の発明におい
て、前記メモリセル部ポリメタル電極にメタル絶縁膜を
被覆したので、ポリメタル電極を持つメモリセル部およ
び周辺回路部で構成される半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができる。
て、前記メモリセル部ポリメタル電極にメタル絶縁膜を
被覆したので、ポリメタル電極を持つメモリセル部およ
び周辺回路部で構成される半導体装置におけるコンタク
ト抵抗特性を適切に改善できるとともに、比較的容易に
製造できる構成の半導体装置を得ることができる。
【０１０３】第７の発明によれば、第５の発明におい
て、前記メモリセル部ポリメタル電極および前記周辺回
路部ポリメタル電極にメタル絶縁膜を被覆するととも
に、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きく設定されているの
で、ポリメタル電極を持つメモリセル部および周辺回路
部で構成される半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、比較的容易に製造できる
構成の半導体装置を得ることができる。
て、前記メモリセル部ポリメタル電極および前記周辺回
路部ポリメタル電極にメタル絶縁膜を被覆するととも
に、前記メモリセル部ポリメタル電極を被覆するメタル
絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚よりも大きく設定されているの
で、ポリメタル電極を持つメモリセル部および周辺回路
部で構成される半導体装置におけるコンタクト抵抗特性
を適切に改善できるとともに、比較的容易に製造できる
構成の半導体装置を得ることができる。
【０１０４】第８の発明によれば、ポリシリコンからな
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記メモリセル部ポリメタ
ル電極と周辺回路部ポリメタル電極とで異なった材質の
バリアメタルを適用するようにしたので、周辺回路部で
はコンタクト抵抗特性を極力向上し、メモリセル部では
リーク特性を確保することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができる。
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてメモリセル部を構成すると
ともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成するものにおいて、前記メモリセル部ポリメタ
ル電極と周辺回路部ポリメタル電極とで異なった材質の
バリアメタルを適用するようにしたので、周辺回路部で
はコンタクト抵抗特性を極力向上し、メモリセル部では
リーク特性を確保することができ、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できる半導
体装置を得ることができる。
【０１０５】第９の発明によれば、ポリシリコンからな
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部電極を構成する
高融点メタルと、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極に被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部電極を構成するシリサイド膜と、前記周辺
回路部電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するこ
とにより、前記メモリセル部電極にポリメタルゲート構
造を適用し、前記周辺回路部電極にサリサイド構造を適
用するようにしたので、周辺回路部ではサリサイド構造
の採用によりコンタクト抵抗特性を極力向上し、メモリ
セル部では所要の加工技術を適用できる構成として、ポ
リメタル電極を持つメモリセル部および周辺回路部で構
成される半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体装置を得ることができる。
るメモリセル部ゲート電極と、前記メモリセル部ゲート
電極にバリアメタルを介在して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部電極を構成する
高融点メタルと、前記メモリセル部電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極に被覆形成され前記周辺回路部ゲート電極ととも
に周辺回路部電極を構成するシリサイド膜と、前記周辺
回路部電極に対する電気的接続を確保するための周辺回
路部コンタクト部材とを備えて周辺回路部を構成するこ
とにより、前記メモリセル部電極にポリメタルゲート構
造を適用し、前記周辺回路部電極にサリサイド構造を適
用するようにしたので、周辺回路部ではサリサイド構造
の採用によりコンタクト抵抗特性を極力向上し、メモリ
セル部では所要の加工技術を適用できる構成として、ポ
リメタル電極を持つメモリセル部および周辺回路部で構
成される半導体装置におけるコンタクト抵抗特性を適切
に改善できる半導体装置を得ることができる。
【０１０６】第１０の発明によれば、第５の発明におい
て、前記メモリセル部ポリメタル電極を被覆する高融点
メタルの膜厚が前記周辺回路部ポリメタル電極を被覆す
る高融点メタルの膜厚より大きく設定されているので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、比較的容易に製造できる構成
を持つ半導体装置を得ることができる。
て、前記メモリセル部ポリメタル電極を被覆する高融点
メタルの膜厚が前記周辺回路部ポリメタル電極を被覆す
る高融点メタルの膜厚より大きく設定されているので、
ポリメタル電極を持つメモリセル部および周辺回路部で
構成される半導体装置におけるコンタクト抵抗特性を適
切に改善できるとともに、比較的容易に製造できる構成
を持つ半導体装置を得ることができる。
【０１０７】第１１の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてスタックトセルによるメ
モリセル部を構成するとともに、ポリシリコンからなる
周辺回路部ゲート電極と、前記周辺回路部ゲート電極に
バリアメタルを介在して被覆形成され前記周辺回路部ゲ
ート電極とともに周辺回路部ポリメタル電極を構成する
高融点メタルと、前記周辺回路部ポリメタル電極に対す
る電気的接続を確保するための周辺回路部コンタクト部
材とを備えて周辺回路部を構成するものにおいて、前記
周辺回路部コンタクト部材が前記周辺回路部ゲート電極
まで達しているようにし、かつ、前記メモリセル部コン
タクト部材は前記メモリセル部ポリメタル電極を構成す
る高融点メタルで止まっているようにしたものであっ
て、スタックトセルによる前記メモリセル部ポリメタル
電極および前記周辺回路部ポリメタル電極にメタル絶縁
膜を被覆するとともに、前記メモリセル部ポリメタル電
極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリ
メタル電極を被覆するメタル絶縁膜の膜厚よりも大きく
設定されているので、ポリメタル電極を持つメモリセル
部および周辺回路部で構成されるスタックトセルによる
半導体装置におけるコンタクト抵抗特性を適切に改善で
きるとともに、比較的容易に製造できる構成の半導体装
置を得ることができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてスタックトセルによるメ
モリセル部を構成するとともに、ポリシリコンからなる
周辺回路部ゲート電極と、前記周辺回路部ゲート電極に
バリアメタルを介在して被覆形成され前記周辺回路部ゲ
ート電極とともに周辺回路部ポリメタル電極を構成する
高融点メタルと、前記周辺回路部ポリメタル電極に対す
る電気的接続を確保するための周辺回路部コンタクト部
材とを備えて周辺回路部を構成するものにおいて、前記
周辺回路部コンタクト部材が前記周辺回路部ゲート電極
まで達しているようにし、かつ、前記メモリセル部コン
タクト部材は前記メモリセル部ポリメタル電極を構成す
る高融点メタルで止まっているようにしたものであっ
て、スタックトセルによる前記メモリセル部ポリメタル
電極および前記周辺回路部ポリメタル電極にメタル絶縁
膜を被覆するとともに、前記メモリセル部ポリメタル電
極を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリ
メタル電極を被覆するメタル絶縁膜の膜厚よりも大きく
設定されているので、ポリメタル電極を持つメモリセル
部および周辺回路部で構成されるスタックトセルによる
半導体装置におけるコンタクト抵抗特性を適切に改善で
きるとともに、比較的容易に製造できる構成の半導体装
置を得ることができる。
【０１０８】第１２の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成することにより、スタックトセルによ
る前記メモリセル部電極にポリメタルゲート構造を適用
し、前記周辺回路部電極にサリサイド構造を適用するよ
うにしたので、周辺回路部ではサリサイド構造の採用に
よりコンタクト抵抗特性を極力向上し、メモリセル部で
は所要の加工技術を適用できる構成として、ポリメタル
電極を持つメモリセル部および周辺回路部で構成される
スタックトセルによる半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体装置を得ることができ
る。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成することにより、スタックトセルによ
る前記メモリセル部電極にポリメタルゲート構造を適用
し、前記周辺回路部電極にサリサイド構造を適用するよ
うにしたので、周辺回路部ではサリサイド構造の採用に
よりコンタクト抵抗特性を極力向上し、メモリセル部で
は所要の加工技術を適用できる構成として、ポリメタル
電極を持つメモリセル部および周辺回路部で構成される
スタックトセルによる半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体装置を得ることができ
る。
【０１０９】第１３の発明によれば、ポリシリコンから
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材を充填する工程とを含むので、コンタク
トホールに充填されたコンタクト部材をゲート電極に直
結して形成することによりポリメタル電極を持つ半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材を充填する工程とを含むので、コンタク
トホールに充填されたコンタクト部材をゲート電極に直
結して形成することによりポリメタル電極を持つ半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
【０１１０】第１４の発明によれば、半導体基板に設け
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第１のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第２のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第１および第２のコンタク
ト部材のうち、前記第２のコンタクト部材の前記半導体
基板における活性領域への接続部のみにコンタクト抵抗
を安定させるためのシリサイド膜を設ける工程を含むの
で、シリサイド膜を形成することによりポリメタル電極
を持つ半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体製造方法を得ることができる。
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第１のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第２のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第１および第２のコンタク
ト部材のうち、前記第２のコンタクト部材の前記半導体
基板における活性領域への接続部のみにコンタクト抵抗
を安定させるためのシリサイド膜を設ける工程を含むの
で、シリサイド膜を形成することによりポリメタル電極
を持つ半導体装置におけるコンタクト抵抗特性を適切に
改善できる半導体製造方法を得ることができる。
【０１１１】第１５の発明によれば、ポリシリコンから
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材の側壁としての窒化膜を形成する工程
と、前記コンタクトホールに前記コンタクト部材の側壁
としての窒化膜を形成した後、前記コンタクトホールを
洗浄する工程と、前記コンタクトホールの洗浄後に前記
コンタクトホールへ前記コンタクト部材を充填する工程
とを含むので、ポリメタル電極を持つ半導体装置におけ
るコンタクト抵抗特性を適切に改善できるとともに、コ
ンタクト部材の側壁として窒化膜を形成することによ
り、コンタクトホール等の十分な洗浄を行ってもポリメ
タル電極を構成する高融点メタルを確実に保護できる半
導体製造方法を得ることができる。
なるゲート電極と、前記ゲート電極にバリアメタルを介
在して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
対する電気的接続を確保するためのコンタクト部材とを
備えた半導体装置を製造するにあたり、前記コンタクト
部材を充填するためのコンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記ゲート電極に達
するよう形成する工程と、前記コンタクトホールに前記
コンタクト部材の側壁としての窒化膜を形成する工程
と、前記コンタクトホールに前記コンタクト部材の側壁
としての窒化膜を形成した後、前記コンタクトホールを
洗浄する工程と、前記コンタクトホールの洗浄後に前記
コンタクトホールへ前記コンタクト部材を充填する工程
とを含むので、ポリメタル電極を持つ半導体装置におけ
るコンタクト抵抗特性を適切に改善できるとともに、コ
ンタクト部材の側壁として窒化膜を形成することによ
り、コンタクトホール等の十分な洗浄を行ってもポリメ
タル電極を構成する高融点メタルを確実に保護できる半
導体製造方法を得ることができる。
【０１１２】第１６の発明によれば、半導体基板に設け
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第１のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第２のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第１のコンタクト部材を充
填するための第１のコンタクトホールを前記高融点メタ
ルおよびバリアメタルを貫通して前記ゲート電極に達す
るよう形成する工程と、前記第２のコンタクト部材を充
填するための第２のコンタクトホールを形成する工程
と、前記第１および第２のコンタクトホールに前記第１
および第２のコンタクト部材の側壁としての窒化膜をそ
れぞれ設ける工程と、前記第１および第２のコンタクト
ホールに前記第１および第２のコンタクト部材をそれぞ
れ充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、電気的ショートを確実に防止できる半導体
製造方法を得ることができる。
られたポリシリコンからなるゲート電極と、前記ゲート
電極にバリアメタルを介在して被覆形成され前記ゲート
電極とともにポリメタル電極を構成する高融点メタル
と、前記ポリメタル電極に接続され前記ポリメタル電極
に対する電気的接続を確保するための第１のコンタクト
部材と、前記半導体基板における活性領域に接続され前
記半導体基板における活性領域に対する電気的接続を確
保するための第２のコンタクト部材とを備えた半導体装
置を製造するにあたり、前記第１のコンタクト部材を充
填するための第１のコンタクトホールを前記高融点メタ
ルおよびバリアメタルを貫通して前記ゲート電極に達す
るよう形成する工程と、前記第２のコンタクト部材を充
填するための第２のコンタクトホールを形成する工程
と、前記第１および第２のコンタクトホールに前記第１
および第２のコンタクト部材の側壁としての窒化膜をそ
れぞれ設ける工程と、前記第１および第２のコンタクト
ホールに前記第１および第２のコンタクト部材をそれぞ
れ充填する工程とを含むので、ポリメタル電極を持つ半
導体装置におけるコンタクト抵抗特性を適切に改善でき
るとともに、電気的ショートを確実に防止できる半導体
製造方法を得ることができる。
【０１１３】第１７の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記周辺
回路コンタクト部材を充填するための周辺回路コンタク
トホールを前記高融点メタルおよびバリアメタルを貫通
して前記周辺回路ゲート電極に達するよう形成する工程
と、前記メモリセルコンタクト部材を充填するためのメ
モリセルコンタクトホールをメモリセル部ポリメタル電
極を構成する高融点メタルで止まるように形成する工程
と、前記メモリセルコンタクトホールおよび周辺回路コ
ンタクトホールに前記メモリセルコンタクト部材および
周辺回路コンタクト部材をそれぞれ充填する工程とを含
むので、周辺回路部ではコンタクト抵抗特性を極力確保
し、メモリセル部ではゲート絶縁膜の信頼性を維持する
ことができ、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体製造方法を得ること
ができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記周辺
回路コンタクト部材を充填するための周辺回路コンタク
トホールを前記高融点メタルおよびバリアメタルを貫通
して前記周辺回路ゲート電極に達するよう形成する工程
と、前記メモリセルコンタクト部材を充填するためのメ
モリセルコンタクトホールをメモリセル部ポリメタル電
極を構成する高融点メタルで止まるように形成する工程
と、前記メモリセルコンタクトホールおよび周辺回路コ
ンタクトホールに前記メモリセルコンタクト部材および
周辺回路コンタクト部材をそれぞれ充填する工程とを含
むので、周辺回路部ではコンタクト抵抗特性を極力確保
し、メモリセル部ではゲート絶縁膜の信頼性を維持する
ことができ、ポリメタル電極を持つメモリセル部および
周辺回路部で構成される半導体装置におけるコンタクト
抵抗特性を適切に改善できる半導体製造方法を得ること
ができる。
【０１１４】第１８の発明によれば、第１７の発明にお
いて、前記メモリセル部ポリメタル電極にメタル絶縁膜
を被覆する工程と、メモリセル部コンタクトホールをエ
ッチングによりメタル絶縁膜を貫通して形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できるとともに、メモ
リセル部コンタクトホールの形成と周辺回路部コンタク
トホールの形成とを同時に行うことができ製造工程を簡
素化できる半導体製造方法を得ることができる。
いて、前記メモリセル部ポリメタル電極にメタル絶縁膜
を被覆する工程と、メモリセル部コンタクトホールをエ
ッチングによりメタル絶縁膜を貫通して形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、ポリメタル電極を持つメモリセ
ル部および周辺回路部で構成される半導体装置における
コンタクト抵抗特性を適切に改善できるとともに、メモ
リセル部コンタクトホールの形成と周辺回路部コンタク
トホールの形成とを同時に行うことができ製造工程を簡
素化できる半導体製造方法を得ることができる。
【０１１５】第１９の発明によれば、第１７の発明にお
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極にメタル絶縁膜を被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆するメ
タル絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被
覆するメタル絶縁膜の膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングによりメタル絶縁膜を貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜，高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むので、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できるとと
もに、メモリセル部コンタクトホールの形成と周辺回路
部コンタクトホールの形成とを同時に行うことができ製
造工程を簡素化できる半導体製造方法を得ることができ
る。
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極にメタル絶縁膜を被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆するメ
タル絶縁膜の膜厚が前記周辺回路部ポリメタル電極を被
覆するメタル絶縁膜の膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングによりメタル絶縁膜を貫通して形成するメモリセル
部コンタクトホール形成工程と、前記メモリセル部コン
タクトホール形成工程と同時に周辺回路部コンタクトホ
ールをエッチングによりメタル絶縁膜，高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むので、ポリメタル電極を持
つメモリセル部および周辺回路部で構成される半導体装
置におけるコンタクト抵抗特性を適切に改善できるとと
もに、メモリセル部コンタクトホールの形成と周辺回路
部コンタクトホールの形成とを同時に行うことができ製
造工程を簡素化できる半導体製造方法を得ることができ
る。
【０１１６】第２０の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記メモ
リセル部ゲート電極に所定の材質からなる第１のバリア
メタルを介在して高融点メタルを被覆形成する工程と、
前記周辺回路部ゲート電極に前記第１のバリアメタルと
異なる材質からなる第２のバリアメタルを介在して高融
点メタルを被覆形成する工程とを含むので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部ポリメタル電
極を構成する高融点メタルと、前記メモリセル部ポリメ
タル電極に対する電気的接続を確保するためのメモリセ
ル部コンタクト部材とを備えてメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介在し
て被覆形成され前記周辺回路部ゲート電極とともに周辺
回路部ポリメタル電極を構成する高融点メタルと、前記
周辺回路部ポリメタル電極に対する電気的接続を確保す
るための周辺回路部コンタクト部材とを備えて周辺回路
部を構成する半導体装置を製造するにあたり、前記メモ
リセル部ゲート電極に所定の材質からなる第１のバリア
メタルを介在して高融点メタルを被覆形成する工程と、
前記周辺回路部ゲート電極に前記第１のバリアメタルと
異なる材質からなる第２のバリアメタルを介在して高融
点メタルを被覆形成する工程とを含むので、周辺回路部
ではコンタクト抵抗特性を極力向上し、メモリセル部で
はリーク特性を確保することができ、ポリメタル電極を
持つメモリセル部および周辺回路部で構成される半導体
装置におけるコンタクト抵抗特性を適切に改善できる半
導体製造方法を得ることができる。
【０１１７】第２１の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
半導体装置を製造するにあたり、前記周辺回路部ゲート
電極にシリサイド膜を被覆形成し前記周辺回路部電極に
おいてサリサイド構造を構成する工程を含むので、周辺
回路部ではサリサイド構造の採用によりコンタクト抵抗
特性を極力向上し、メモリセル部では所要の加工技術を
適用でき、ポリメタル電極を持つメモリセル部および周
辺回路部で構成される半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体製造方法を得ることが
できる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
半導体装置を製造するにあたり、前記周辺回路部ゲート
電極にシリサイド膜を被覆形成し前記周辺回路部電極に
おいてサリサイド構造を構成する工程を含むので、周辺
回路部ではサリサイド構造の採用によりコンタクト抵抗
特性を極力向上し、メモリセル部では所要の加工技術を
適用でき、ポリメタル電極を持つメモリセル部および周
辺回路部で構成される半導体装置におけるコンタクト抵
抗特性を適切に改善できる半導体製造方法を得ることが
できる。
【０１１８】第２２の発明によれば、第１７の発明にお
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極に高融点メタルを被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆する高
融点メタルの膜厚が前記周辺回路部ポリメタル電極を被
覆する高融点メタルの膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングにより高融点メタルでとまるように形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、メモリセル部コンタクトホール
の形成と周辺回路部コンタクトホールの形成とを同時に
行うことができ製造工程を簡素化できる半導体製造方法
を得ることができる。
いて、前記メモリセル部ポリメタル電極および前記周辺
回路部ポリメタル電極に高融点メタルを被覆形成するに
あたり、前記メモリセル部ポリメタル電極を被覆する高
融点メタルの膜厚が前記周辺回路部ポリメタル電極を被
覆する高融点メタルの膜厚よりも大きくなるように形成
するとともに、メモリセル部コンタクトホールをエッチ
ングにより高融点メタルでとまるように形成するメモリ
セル部コンタクトホール形成工程と、前記メモリセル部
コンタクトホール形成工程と同時に周辺回路部コンタク
トホールをエッチングにより高融点メタルおよびバリア
メタルを貫通して形成する周辺回路部コンタクトホール
形成工程とを含むので、メモリセル部コンタクトホール
の形成と周辺回路部コンタクトホールの形成とを同時に
行うことができ製造工程を簡素化できる半導体製造方法
を得ることができる。
【０１１９】第２３の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてスタックトセルによるメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極と、前記周辺回路部ゲート電極にバ
リアメタルを介して被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部ポリメタル電極を構成する高融
点メタルと、前記周辺回路部ポリメタル電極に対する電
気的接続を確保するための周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記周辺
回路部コンタクト部材が前記周辺回路部ゲート電極まで
達しているようにし、かつ、前記メモリセル部コンタク
ト部材は前記メモリセル部ポリメタル電極を構成する高
融点メタルで止まっているようにした半導体装置の製造
方法であって、スタックトセルによる前記メモリセル部
ポリメタル電極および前記周辺回路部ポリメタル電極に
メタル絶縁膜を被覆形成するにあたり、前記メモリセル
部ポリメタル電極を被覆するメタル絶縁膜の膜厚が前記
周辺回路部ポリメタル電極を被覆するメタル絶縁膜の膜
厚よりも大きくなるように形成するとともに、メモリセ
ル部コンタクトホールをエッチングによりメタル絶縁膜
を貫通して形成するメモリセル部コンタクトホール形成
工程と、前記メモリセル部コンタクトホール形成工程と
同時に周辺回路部コンタクトホールをエッチングにより
メタル絶縁膜，高融点メタルおよびバリアメタルを貫通
して形成する周辺回路部コンタクトホール形成工程とを
含むので、ポリメタル電極を持つメモリセル部および周
辺回路部で構成されるスタックトセルによる半導体装置
におけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができ
る。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介して被覆形成され前記メモリ
セル部ゲート電極とともにメモリセル部ポリメタル電極
を構成する高融点メタルと、前記メモリセル部ポリメタ
ル電極に対する電気的接続を確保するためのメモリセル
部コンタクト部材とを備えてスタックトセルによるメモ
リセル部を構成するとともに、ポリシリコンからなる周
辺回路部ゲート電極と、前記周辺回路部ゲート電極にバ
リアメタルを介して被覆形成され前記周辺回路部ゲート
電極とともに周辺回路部ポリメタル電極を構成する高融
点メタルと、前記周辺回路部ポリメタル電極に対する電
気的接続を確保するための周辺回路部コンタクト部材と
を備えて周辺回路部を構成するものにおいて、前記周辺
回路部コンタクト部材が前記周辺回路部ゲート電極まで
達しているようにし、かつ、前記メモリセル部コンタク
ト部材は前記メモリセル部ポリメタル電極を構成する高
融点メタルで止まっているようにした半導体装置の製造
方法であって、スタックトセルによる前記メモリセル部
ポリメタル電極および前記周辺回路部ポリメタル電極に
メタル絶縁膜を被覆形成するにあたり、前記メモリセル
部ポリメタル電極を被覆するメタル絶縁膜の膜厚が前記
周辺回路部ポリメタル電極を被覆するメタル絶縁膜の膜
厚よりも大きくなるように形成するとともに、メモリセ
ル部コンタクトホールをエッチングによりメタル絶縁膜
を貫通して形成するメモリセル部コンタクトホール形成
工程と、前記メモリセル部コンタクトホール形成工程と
同時に周辺回路部コンタクトホールをエッチングにより
メタル絶縁膜，高融点メタルおよびバリアメタルを貫通
して形成する周辺回路部コンタクトホール形成工程とを
含むので、ポリメタル電極を持つメモリセル部および周
辺回路部で構成されるスタックトセルによる半導体装置
におけるコンタクト抵抗特性を適切に改善できるととも
に、メモリセル部コンタクトホールの形成と周辺回路部
コンタクトホールの形成とを同時に行うことができ製造
工程を簡素化できる半導体製造方法を得ることができ
る。
【０１２０】第２４の発明によれば、ポリシリコンから
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成する半導体装置を製造するにあたり、
前記周辺回路部ゲート電極にシリサイド膜を被覆形成し
前記周辺回路部電極においてサリサイド構造を構成する
工程を含むので、周辺回路部ではサリサイド構造の採用
によりコンタクト抵抗特性を極力向上し、メモリセル部
では所要の加工技術を適用でき、ポリメタル電極を持つ
メモリセル部および周辺回路部で構成されるスタックト
セルによる半導体装置におけるコンタクト抵抗特性を適
切に改善できる半導体製造方法を得ることができる。
なるメモリセル部ゲート電極と、前記メモリセル部ゲー
ト電極にバリアメタルを介在して被覆形成され前記メモ
リセル部ゲート電極とともにメモリセル部電極を構成す
る高融点メタルと、前記メモリセル部電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極に被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部電極を構成するシ
リサイド膜と、前記周辺回路部電極に対する電気的接続
を確保するための周辺回路部コンタクト部材とを備えて
周辺回路部を構成する半導体装置を製造するにあたり、
前記周辺回路部ゲート電極にシリサイド膜を被覆形成し
前記周辺回路部電極においてサリサイド構造を構成する
工程を含むので、周辺回路部ではサリサイド構造の採用
によりコンタクト抵抗特性を極力向上し、メモリセル部
では所要の加工技術を適用でき、ポリメタル電極を持つ
メモリセル部および周辺回路部で構成されるスタックト
セルによる半導体装置におけるコンタクト抵抗特性を適
切に改善できる半導体製造方法を得ることができる。
【図１】 この発明による実施の形態および従来装置に
おけるＳｉデバイスの配線，コンタクト構造部分を示す
平面図である。
おけるＳｉデバイスの配線，コンタクト構造部分を示す
平面図である。
【図２】 図１のＡ−Ａ線における実施の形態１でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図３】 図１のＡ−Ａ線における実施の形態１でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図４】 図１のＡ−Ａ線における実施の形態２でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図５】 図１のＡ−Ａ線における実施の形態２でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図６】 図１のＡ−Ａ線における実施の形態３でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図７】 図１のＡ−Ａ線における実施の形態３でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図８】 図１のＡ−Ａ線における実施の形態４でのメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
【図９】 図１のＡ−Ａ線における実施の形態４でのメ
タル配線形成後の構成を示す断面図である。
タル配線形成後の構成を示す断面図である。
【図１０】 この発明による実施の形態におけるＤＲＡ
ＭやｅＤＲＡＭなどの半導体デバイスのレイアウトを示
す平面図である。
ＭやｅＤＲＡＭなどの半導体デバイスのレイアウトを示
す平面図である。
【図１１】 図１０のＢ−Ｂ線における実施の形態５で
の構成を示す断面図である。
の構成を示す断面図である。
【図１２】 図１０のＢ−Ｂ線における実施の形態６で
の構成を示す断面図である。
の構成を示す断面図である。
【図１３】 図１０のＢ−Ｂ線における実施の形態７で
の構成を示す断面図である。
の構成を示す断面図である。
【図１４】 図１０のＢ−Ｂ線における実施の形態８で
の構成を示す断面図である。
の構成を示す断面図である。
【図１５】 図１０のＢ−Ｂ線における実施の形態９で
の構成を示す断面図である。
の構成を示す断面図である。
【図１６】 図１０のＢ−Ｂ線における実施の形態１０
での構成を示す断面図である。
での構成を示す断面図である。
【図１７】 図１０のＣ−Ｃ線における実施の形態１１
でのゲート電極形成時の構成を示す断面図である。
でのゲート電極形成時の構成を示す断面図である。
【図１８】 図１０のＣ−Ｃ線における実施の形態１１
でのサイドウォール形成後の構成を示す断面図である。
でのサイドウォール形成後の構成を示す断面図である。
【図１９】 図１０のＣ−Ｃ線における実施の形態１１
での層間絶縁膜〈１〉形成後の構成を示す断面図であ
る。
での層間絶縁膜〈１〉形成後の構成を示す断面図であ
る。
【図２０】 図１０のＣ−Ｃ線における実施の形態１１
での層間絶縁膜〈２〉およびプラグ形成後の構成を示す
断面図である。
での層間絶縁膜〈２〉およびプラグ形成後の構成を示す
断面図である。
【図２１】 図１０のＣ−Ｃ線における実施の形態１１
での層間絶縁膜〈３〉およびプラグ形成後の構成を示す
断面図である。
での層間絶縁膜〈３〉およびプラグ形成後の構成を示す
断面図である。
【図２２】 図１０のＣ−Ｃ線における実施の形態１１
でのキャパシタ筒状電極形成前の構成を示す断面図であ
る。
でのキャパシタ筒状電極形成前の構成を示す断面図であ
る。
【図２３】 図１０のＣ−Ｃ線における実施の形態１１
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
【図２４】 図１０のＣ−Ｃ線における実施の形態１１
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
【図２５】 図１０のＣ−Ｃ線における実施の形態１２
でのゲート電極形成時の構成を示す断面図である。
でのゲート電極形成時の構成を示す断面図である。
【図２６】 図１０のＣ−Ｃ線における実施の形態１２
でのメモリセル部下敷きＳｉＮ膜形成後の構成を示す断
面図である。
でのメモリセル部下敷きＳｉＮ膜形成後の構成を示す断
面図である。
【図２７】 図１０のＣ−Ｃ線における実施の形態１２
での周辺回路部ゲート電極としてのシリサイド膜形成後
の構成を示す断面図である。
での周辺回路部ゲート電極としてのシリサイド膜形成後
の構成を示す断面図である。
【図２８】 図１０のＣ−Ｃ線における実施の形態１２
での周辺回路部下敷きＳｉＮ膜形成後の構成を示す断面
図である。
での周辺回路部下敷きＳｉＮ膜形成後の構成を示す断面
図である。
【図２９】 図１０のＣ−Ｃ線における実施の形態１２
での層間絶縁膜〈１〉形成後の構成を示す断面図であ
る。
での層間絶縁膜〈１〉形成後の構成を示す断面図であ
る。
【図３０】 図１０のＣ−Ｃ線における実施の形態１２
での層間絶縁膜〈２〉およびプラグ形成後の構成を示す
断面図である。
での層間絶縁膜〈２〉およびプラグ形成後の構成を示す
断面図である。
【図３１】 図１０のＣ−Ｃ線における実施の形態１２
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
でのキャパシタ筒状電極形成後の構成を示す断面図であ
る。
【図３２】 図１０のＣ−Ｃ線における実施の形態１２
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
でのキャパシタ上部電極形成後の構成を示す断面図であ
る。
【図３３】 図１のＡ−Ａ線における従来技術によるメ
タル配線形成前の構成を示す断面図である。
タル配線形成前の構成を示す断面図である。
１ トランジスタを構成するゲート電極、２ コンタク
ト、３ トランジスタを構成する活性領域、４ 分離酸
化膜、５ 層間絶縁膜、６ａ ゲート電極上コンタクト
ホール、７ 不純物活性層、８ 基板上コンタクトホー
ル、９ シリコン基板、１０ ポリメタル電極を構成す
るＷ等の高融点メタル、１１ ＷＮなどのバリアメタ
ル、１２ ポリメタル電極を構成するポリシリコン膜、
１３，１３ａ メタル絶縁膜、１６ バリアメタル、１
７ コンタクト部材、２９ａ，２９ｂ メタル絶縁膜、
３０ａ，３０ｂ Ｗ等の高融点メタル、３１ａ，３１ｂ
ＷＮなどのバリアメタル、３２ａ，３２ｂ ポリメタ
ル電極を構成するポリシリコン膜。
ト、３ トランジスタを構成する活性領域、４ 分離酸
化膜、５ 層間絶縁膜、６ａ ゲート電極上コンタクト
ホール、７ 不純物活性層、８ 基板上コンタクトホー
ル、９ シリコン基板、１０ ポリメタル電極を構成す
るＷ等の高融点メタル、１１ ＷＮなどのバリアメタ
ル、１２ ポリメタル電極を構成するポリシリコン膜、
１３，１３ａ メタル絶縁膜、１６ バリアメタル、１
７ コンタクト部材、２９ａ，２９ｂ メタル絶縁膜、
３０ａ，３０ｂ Ｗ等の高融点メタル、３１ａ，３１ｂ
ＷＮなどのバリアメタル、３２ａ，３２ｂ ポリメタ
ル電極を構成するポリシリコン膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ
６８１Ａ
６２１Ｃ
Ｆターム(参考） 4M104 AA01 BB01 BB04 BB30 CC05
DD04 DD17 DD22 EE05 EE09
EE17 FF13 FF14 FF17 FF18
FF22 FF27 FF28 FF29 GG09
GG16 HH05 HH16 HH20
5F033 HH08 HH11 HH18 HH19 HH33
JJ01 JJ08 JJ11 JJ18 JJ19
JJ33 KK01 KK04 KK19 KK26
KK27 KK30 KK34 MM07 MM08
MM13 NN06 NN07 NN13 QQ07
QQ09 QQ10 QQ25 QQ39 QQ92
RR03 RR04 RR06 TT07 TT08
VV06 VV16 XX09 XX28 XX31
XX34
5F083 AD24 GA02 GA28 GA30 JA02
JA06 JA14 JA32 JA35 JA36
JA37 JA38 JA39 JA40 MA06
MA17 PR10 ZA01 ZA12
5F140 AA00 AC32 BA01 BF04 BF20
BF21 BF25 BF27 BF42 BF59
BF60 BJ01 BJ07 BJ08 BJ11
BJ15 BJ17 BJ20 BJ23 BJ27
CA02 CA03 CB04 CE20 CF05
Claims (24)
- 【請求項１】 ポリシリコンからなるゲート電極と、前
記ゲート電極にバリアメタルを介して被覆形成され前記
ゲート電極とともにポリメタル電極を構成する高融点メ
タルと、前記ポリメタル電極に対する電気的接続を確保
するためのコンタクト部材とを備えたものにおいて、前
記コンタクト部材が前記ゲート電極まで達していること
を特徴とする半導体装置。 - 【請求項２】 半導体基板に設けられたポリシリコンか
らなるゲート電極と、前記ゲート電極にバリアメタルを
介して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
接続され前記ポリメタル電極に対する電気的接続を確保
するための第１のコンタクト部材と、前記半導体基板に
おける活性領域に接続され前記半導体基板における活性
領域に対する電気的接続を確保するための第２のコンタ
クト部材とを備えたものにおいて、前記第１および第２
のコンタクト部材のうち、前記第２のコンタクト部材の
前記半導体基板における活性領域への接続部のみにコン
タクト抵抗を安定させるためのシリサイド膜を設けたこ
とを特徴とする半導体装置。 - 【請求項３】 ポリシリコンからなるゲート電極と、前
記ゲート電極にバリアメタルを介して被覆形成され前記
ゲート電極とともにポリメタル電極を構成する高融点メ
タルと、前記ポリメタル電極に対する電気的接続を確保
するためのコンタクト部材とを備えたものにおいて、前
記コンタクト部材が前記ゲート電極まで達しているとと
もに、前記コンタクト部材の側壁として窒化膜を設けた
ことを特徴とする半導体装置。 - 【請求項４】 半導体基板に設けられたポリシリコンか
らなるゲート電極と、前記ゲート電極にバリアメタルを
介して被覆形成され前記ゲート電極とともにポリメタル
電極を構成する高融点メタルと、前記ポリメタル電極に
接続され前記ポリメタル電極に対する電気的接続を確保
するための第１のコンタクト部材と、前記半導体基板に
おける活性領域に接続され前記半導体基板における活性
領域に対する電気的接続を確保するための第２のコンタ
クト部材とを備えたものにおいて、前記第１のコンタク
ト部材が前記バリアメタルおよび高融点メタルを貫通し
てポリシリコンからなる前記ゲート電極まで達している
とともに、前記第１のコンタクト部材の側壁として窒化
膜を設け、かつ、前記第２のコンタクト部材の側壁とし
て窒化膜を設けたことを特徴とする半導体装置。 - 【請求項５】 ポリシリコンからなるメモリセル部ゲー
ト電極と、前記メモリセル部ゲート電極にバリアメタル
を介して被覆形成され前記メモリセル部ゲート電極とと
もにメモリセル部ポリメタル電極を構成する高融点メタ
ルと、前記メモリセル部ポリメタル電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極にバリアメタルを介して被覆形成され前記周辺回
路部ゲート電極とともに周辺回路部ポリメタル電極を構
成する高融点メタルと、前記周辺回路部ポリメタル電極
に対する電気的接続を確保するための周辺回路部コンタ
クト部材とを備えて周辺回路部を構成するものにおい
て、前記周辺回路部コンタクト部材が前記ロジック部ゲ
ート電極まで達しているようにし、かつ、前記メモリセ
ル部コンタクト部材は前記メモリセル部ポリメタル電極
を構成する高融点メタルで止まっているようにしたこと
を特徴とする半導体装置。 - 【請求項６】 前記メモリセル部ポリメタル電極にメタ
ル絶縁膜を被覆したことを特徴とする請求項５に記載の
半導体装置。 - 【請求項７】 前記メモリセル部ポリメタル電極および
前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆す
るとともに、前記メモリセル部ポリメタル電極を被覆す
るメタル絶縁膜の膜厚が前記周辺回路部ポリメタル電極
を被覆するメタル絶縁膜の膜厚よりも大きく設定されて
いることを特徴とする請求項５に記載の半導体装置。 - 【請求項８】 ポリシリコンからなるメモリセル部ゲー
ト電極と、前記メモリセル部ゲート電極にバリアメタル
を介して被覆形成され前記メモリセル部ゲート電極とと
もにメモリセル部ポリメタル電極を構成する高融点メタ
ルと、前記メモリセル部ポリメタル電極に対する電気的
接続を確保するためのメモリセル部コンタクト部材とを
備えてメモリセル部を構成するとともに、ポリシリコン
からなる周辺回路部ゲート電極と、前記周辺回路部ゲー
ト電極にバリアメタルを介して被覆形成され前記周辺回
路部ゲート電極とともに周辺回路部ポリメタル電極を構
成する高融点メタルと、前記周辺回路部ポリメタル電極
に対する電気的接続を確保するための周辺回路部コンタ
クト部材とを備えて周辺回路部を構成するものにおい
て、前記メモリセル部ポリメタル電極と周辺回路部ポリ
メタル電極とで異なった材質のバリアメタルを適用する
ようにしたことを特徴とする半導体装置。 - 【請求項９】 ポリシリコンからなるメモリセル部ゲー
ト電極と、前記メモリセル部ゲート電極にバリアメタル
を介して被覆形成され前記メモリセル部ゲート電極とと
もにメモリセル部電極を構成する高融点メタルと、前記
メモリセル部電極に対する電気的接続を確保するための
メモリセル部コンタクト部材とを備えてメモリセル部を
構成するとともに、ポリシリコンからなる周辺回路部ゲ
ート電極と、前記周辺回路部ゲート電極に被覆形成され
前記周辺回路部ゲート電極とともに周辺回路部電極を構
成するシリサイド膜と、前記周辺回路部電極に対する電
気的接続を確保するための周辺回路部コンタクト部材と
を備えて周辺回路部を構成することにより、前記メモリ
セル部電極にポリメタルゲート構造を適用し、前記周辺
回路部電極にサリサイド構造を適用するようにしたこと
を特徴とする半導体装置。 - 【請求項１０】 前記メモリセル部ポリメタル電極を被
覆する高融点メタルの膜厚が前記周辺回路部ポリメタル
電極を被覆する高融点メタルの膜厚より大きく設定され
ていることを特徴とする請求項５に記載の半導体装置。 - 【請求項１１】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介して
被覆形成され前記周辺回路部ゲート電極とともに周辺回
路部ポリメタル電極を構成する高融点メタルと、前記周
辺回路部ポリメタル電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成するものにおいて、前記周辺回路部コンタクト部
材が前記周辺回路部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにしたものであって、スタックトセルによ
る前記メモリセル部ポリメタル電極および前記周辺回路
部ポリメタル電極にメタル絶縁膜を被覆するとともに、
前記メモリセル部ポリメタル電極を被覆するメタル絶縁
膜の膜厚が前記周辺回路部ポリメタル電極を被覆するメ
タル絶縁膜の膜厚よりも大きく設定されていることを特
徴とする半導体装置。 - 【請求項１２】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部電極を構成する高融点メタルと、前
記メモリセル部電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
ことにより、スタックトセルによる前記メモリセル部電
極にポリメタルゲート構造を適用し、前記周辺回路部電
極にサリサイド構造を適用するようにしたことを特徴と
する半導体装置。 - 【請求項１３】 ポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に対する電気的接続を確
保するためのコンタクト部材とを備えた半導体装置を製
造するにあたり、前記コンタクト部材を充填するための
コンタクトホールを前記高融点メタルおよびバリアメタ
ルを貫通して前記ゲート電極に達するよう形成する工程
と、前記コンタクトホールに前記コンタクト部材を充填
する工程とを含むことを特徴とする半導体製造方法。 - 【請求項１４】 半導体基板に設けられたポリシリコン
からなるゲート電極と、前記ゲート電極にバリアメタル
を介して被覆形成され前記ゲート電極とともにポリメタ
ル電極を構成する高融点メタルと、前記ポリメタル電極
に接続され前記ポリメタル電極に対する電気的接続を確
保するための第１のコンタクト部材と、前記半導体基板
における活性領域に接続され前記半導体基板における活
性領域に対する電気的接続を確保するための第２のコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記第１および第２のコンタクト部材のうち、前記第２
のコンタクト部材の前記半導体基板における活性領域へ
の接続部のみにコンタクト抵抗を安定させるためのシリ
サイド膜を設ける工程を含むことを特徴とする半導体製
造方法。 - 【請求項１５】 ポリシリコンからなるゲート電極と、
前記ゲート電極にバリアメタルを介して被覆形成され前
記ゲート電極とともにポリメタル電極を構成する高融点
メタルと、前記ポリメタル電極に対する電気的接続を確
保するためのコンタクト部材とを備えた半導体装置を製
造するにあたり、前記コンタクト部材を充填するための
コンタクトホールを前記高融点メタルおよびバリアメタ
ルを貫通して前記ゲート電極に達するよう形成する工程
と、前記コンタクトホールに前記コンタクト部材の側壁
としての窒化膜を設ける工程と、前記コンタクトホール
に前記コンタクト部材の側壁としての窒化膜を設けた
後、前記コンタクトホールを洗浄する工程と、前記コン
タクトホールの洗浄後に前記コンタクトホールへ前記コ
ンタクト部材を充填する工程とを含むことを特徴とする
半導体製造方法。 - 【請求項１６】 半導体基板に設けられたポリシリコン
からなるゲート電極と、前記ゲート電極にバリアメタル
を介して被覆形成され前記ゲート電極とともにポリメタ
ル電極を構成する高融点メタルと、前記ポリメタル電極
に接続され前記ポリメタル電極に対する電気的接続を確
保するための第１のコンタクト部材と、前記半導体基板
における活性領域に接続され前記半導体基板における活
性領域に対する電気的接続を確保するための第２のコン
タクト部材とを備えた半導体装置を製造するにあたり、
前記第１のコンタクト部材を充填するための第１のコン
タクトホールを前記高融点メタルおよびバリアメタルを
貫通して前記ゲート電極に達するよう形成する工程と、
前記第２のコンタクト部材を充填するための第２のコン
タクトホールを形成する工程と、前記第１および第２の
コンタクトホールに前記第１および第２のコンタクト部
材の側壁としての窒化膜をそれぞれ設ける工程と、前記
第１および第２のコンタクトホールに前記第１および第
２のコンタクト部材をそれぞれ充填する工程とを含むこ
とを特徴とする半導体製造方法。 - 【請求項１７】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成する半導体装置
を製造するにあたり、前記周辺回路コンタクト部材を充
填するための周辺回路コンタクトホールを前記高融点メ
タルおよびバリアメタルを貫通して前記周辺回路ゲート
電極に達するよう形成する工程と、前記メモリセルコン
タクト部材を充填するためのメモリセルコンタクトホー
ルをメモリセル部ポリメタル電極を構成する高融点メタ
ルで止まるように形成する工程と、前記メモリセルコン
タクトホールおよび周辺回路コンタクトホールに前記メ
モリセルコンタクト部材および周辺回路コンタクト部材
をそれぞれ充填する工程とを含むことを特徴とする半導
体製造方法。 - 【請求項１８】 前記メモリセル部ポリメタル電極にメ
タル絶縁膜を被覆する工程と、メモリセル部コンタクト
ホールをエッチングによりメタル絶縁膜を貫通して形成
するメモリセル部コンタクトホール形成工程と、前記メ
モリセル部コンタクトホール形成工程と同時に周辺回路
部コンタクトホールをエッチングにより高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むことを特徴とする請求項１
７に記載の半導体製造方法。 - 【請求項１９】 前記メモリセル部ポリメタル電極およ
び前記周辺回路部ポリメタル電極にメタル絶縁膜を被覆
形成するにあたり、前記メモリセル部ポリメタル電極を
被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリメタ
ル電極を被覆するメタル絶縁膜の膜厚よりも大きくなる
ように形成するとともに、メモリセル部コンタクトホー
ルをエッチングによりメタル絶縁膜を貫通して形成する
メモリセル部コンタクトホール形成工程と、前記メモリ
セル部コンタクトホール形成工程と同時に周辺回路部コ
ンタクトホールをエッチングによりメタル絶縁膜，高融
点メタルおよびバリアメタルを貫通して形成する周辺回
路部コンタクトホール形成工程とを含むことを特徴とす
る請求項１７に記載の半導体製造方法。 - 【請求項２０】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極にバリアメタルを介して被覆形成され前記周辺
回路部ゲート電極とともに周辺回路部ポリメタル電極を
構成する高融点メタルと、前記周辺回路部ポリメタル電
極に対する電気的接続を確保するための周辺回路部コン
タクト部材とを備えて周辺回路部を構成する半導体装置
を製造するにあたり、前記メモリセル部ゲート電極に所
定の材質からなる第１のバリアメタルを介して高融点メ
タルを被覆形成する工程と、前記周辺回路部ゲート電極
に前記第１のバリアメタルと異なる材質からなる第２の
バリアメタルを介して高融点メタルを被覆形成する工程
とを含むことを特徴とする半導体製造方法。 - 【請求項２１】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部電極を構成する高融点メタルと、前
記メモリセル部電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてメモリセル部
を構成するとともに、ポリシリコンからなる周辺回路部
ゲート電極と、前記周辺回路部ゲート電極に被覆形成さ
れ前記周辺回路部ゲート電極とともに周辺回路部電極を
構成するシリサイド膜と、前記周辺回路部電極に対する
電気的接続を確保するための周辺回路部コンタクト部材
とを備えて周辺回路部を構成する半導体装置を製造する
にあたり、前記周辺回路部ゲート電極にシリサイド膜を
被覆形成し前記周辺回路部電極においてサリサイド構造
を構成する工程を含むことを特徴とする半導体製造方
法。 - 【請求項２２】 前記メモリセル部ポリメタル電極およ
び前記周辺回路部ポリメタル電極に高融点メタルを被覆
形成するにあたり、前記メモリセル部ポリメタル電極を
被覆する高融点メタルの膜厚が前記周辺回路部ポリメタ
ル電極を被覆する高融点メタルの膜厚よりも大きくなる
ように形成するとともに、メモリセル部コンタクトホー
ルをエッチングにより高融点メタルで止まるように形成
するメモリセル部コンタクトホール形成工程と、前記メ
モリセル部コンタクトホール形成工程と同時に周辺回路
部コンタクトホールをエッチングにより高融点メタルお
よびバリアメタルを貫通して形成する周辺回路部コンタ
クトホール形成工程とを含むことを特徴とする請求項１
７に記載の半導体製造方法。 - 【請求項２３】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部ポリメタル電極を構成する高融点メ
タルと、前記メモリセル部ポリメタル電極に対する電気
的接続を確保するためのメモリセル部コンタクト部材と
を備えてスタックトセルによるメモリセル部を構成する
とともに、ポリシリコンからなる周辺回路部ゲート電極
と、前記周辺回路部ゲート電極にバリアメタルを介して
被覆形成され前記周辺回路部ゲート電極とともに周辺回
路部ポリメタル電極を構成する高融点メタルと、前記周
辺回路部ポリメタル電極に対する電気的接続を確保する
ための周辺回路部コンタクト部材とを備えて周辺回路部
を構成するものにおいて、前記周辺回路部コンタクト部
材が前記周辺回路部ゲート電極まで達しているように
し、かつ、前記メモリセル部コンタクト部材は前記メモ
リセル部ポリメタル電極を構成する高融点メタルで止ま
っているようにした半導体装置の製造方法であって、ス
タックトセルによる前記メモリセル部ポリメタル電極お
よび前記周辺回路部ポリメタル電極にメタル絶縁膜を被
覆形成するにあたり、前記メモリセル部ポリメタル電極
を被覆するメタル絶縁膜の膜厚が前記周辺回路部ポリメ
タル電極を被覆するメタル絶縁膜の膜厚よりも大きくな
るように形成するとともに、メモリセル部コンタクトホ
ールをエッチングによりメタル絶縁膜を貫通して形成す
るメモリセル部コンタクトホール形成工程と、前記メモ
リセル部コンタクトホール形成工程と同時に周辺回路部
コンタクトホールをエッチングによりメタル絶縁膜，高
融点メタルおよびバリアメタルを貫通して形成する周辺
回路部コンタクトホール形成工程とを含むことを特徴と
する半導体製造方法。 - 【請求項２４】 ポリシリコンからなるメモリセル部ゲ
ート電極と、前記メモリセル部ゲート電極にバリアメタ
ルを介して被覆形成され前記メモリセル部ゲート電極と
ともにメモリセル部電極を構成する高融点メタルと、前
記メモリセル部電極に対する電気的接続を確保するため
のメモリセル部コンタクト部材とを備えてスタックトセ
ルによるメモリセル部を構成するとともに、ポリシリコ
ンからなる周辺回路部ゲート電極と、前記周辺回路部ゲ
ート電極に被覆形成され前記周辺回路部ゲート電極とと
もに周辺回路部電極を構成するシリサイド膜と、前記周
辺回路部電極に対する電気的接続を確保するための周辺
回路部コンタクト部材とを備えて周辺回路部を構成する
半導体装置を製造するにあたり、前記周辺回路部ゲート
電極にシリサイド膜を被覆形成し前記周辺回路部電極に
おいてサリサイド構造を構成する工程を含むことを特徴
とする半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001337224A JP2003142683A (ja) | 2001-11-02 | 2001-11-02 | 半導体装置および半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001337224A JP2003142683A (ja) | 2001-11-02 | 2001-11-02 | 半導体装置および半導体製造方法 |
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|---|---|
| JP2003142683A true JP2003142683A (ja) | 2003-05-16 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001337224A Pending JP2003142683A (ja) | 2001-11-02 | 2001-11-02 | 半導体装置および半導体製造方法 |
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|---|---|
| JP (1) | JP2003142683A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100035392A1 (en) * | 2005-02-25 | 2010-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7776687B2 (en) | 2006-05-03 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate contact structure capable of reducing interfacial resistance and method of forming the same |
| US10411058B2 (en) | 2016-12-27 | 2019-09-10 | Canon Kabushiki Kaisha | Semiconductor apparatus, system, and method of producing semiconductor apparatus |
-
2001
- 2001-11-02 JP JP2001337224A patent/JP2003142683A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100035392A1 (en) * | 2005-02-25 | 2010-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8203189B2 (en) | 2005-02-25 | 2012-06-19 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having a laminate structure and plug electrically connected thereto |
| US8592924B2 (en) | 2005-02-25 | 2013-11-26 | Kabushiki Kaisha Toshiba | Semiconductor device including gate electrode having a laminate structure and a plug electrically connected thereto |
| US7776687B2 (en) | 2006-05-03 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate contact structure capable of reducing interfacial resistance and method of forming the same |
| US8188532B2 (en) | 2006-05-03 | 2012-05-29 | Samsung Electronics Co., Ltd. | Semiconductor device having a gate contact structure capable of reducing interfacial resistance |
| US10411058B2 (en) | 2016-12-27 | 2019-09-10 | Canon Kabushiki Kaisha | Semiconductor apparatus, system, and method of producing semiconductor apparatus |
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