KR100620979B1 - Ｆｅｔ 디바이스용 게이트 스택 구조체 및 금속 층을포함하여 이루어지는 다층 게이트 스택 구조체를 제조하는방법 - Google Patents

Ｆｅｔ 디바이스용 게이트 스택 구조체 및 금속 층을포함하여 이루어지는 다층 게이트 스택 구조체를 제조하는방법 Download PDF

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인피네온 테크놀로지스 아게
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Abstract

게이트 유전체(2)상에 폴리실리콘 층(31'), 전이 금속 인터페이스 층(32'), 질화물 배리어 층(33') 및 금속층(34')을 순서대로 제공함으로써, 전계 효과 트랜지스터의 다층 게이트 스택 구조체(3)가 제조되며, 상기 전이 금속은 티타늄, 탄탈륨 또는 코발트이다. 게이트 전극 층 스택을 패터닝하는 단계는, 인터페이스 층(32')의 표면상에 에칭 정지부를 갖는 배리어 층(33') 및 금속 층(34')을 패터닝하는 단계를 포함하여 이루어진다. 인터페이스 층(32')의 노출된 부분들이 제거되며, 잔여부(32)들은 배리어 층(33)과 폴리실리콘 층(31') 사이의 게이트 스택 구조체(3)의 측벽들을 따라 연장되는 디보트(320)들을 남기는 게이트 스택 구조체(3)의 측벽들로부터 풀링백 된다. 금속 층(34), 배리어 층(33) 및 인터페이스 층(32)을 캡슐화하는 질화물 라이너(4)는 풀링 백된 인터페이스 층(321)에 의해 남겨진 디보트(320)들을 충전한다. 상기 질화물 라이너(4)는 폴리실리콘 층(31')이 패터닝되기 이전에 개방된다. 금속 층(34'), 배리어 층(33') 및 인터페이스 층(32')의 에칭 중에 폴리실리콘 층(31') 안으로의 오버에칭에 대한 요건이 생략되며, 폴리실리콘 층(31')의 높이가 감소될 수 있다. 게이트 스택 구조체(3)의 종횡비가 개선되며, 임플란트들이 수행될 수 있는 각도 범위 및 향상된 패턴 및 충전 공정들의 실현가능성이 확대된다.

Description

ＦＥＴ 디바이스용 게이트 스택 구조체 및 금속 층을 포함하여 이루어지는 다층 게이트 스택 구조체를 제조하는 방법{Method for fabricating a multi-layer gate stack structure comprising a metal layer and gate stack structure for a FET device}
본 명세서 및 도면의 설명을 참조하면, 본 발명의 본질 및 장점들을 보다 쉽게 이해할 수 있을 것이다.
도 1a 내지 도 1d는 금속 층을 포함하여 이루어지는 종래의 다층 게이트 스택들을 제조하는 종래의 방법의 공정 단계들 중의 다층 게이트 스택 구조체들의 단면도;
도 2 내지 도 3은 금속 층을 갖는 종래의 다층 게이트 스택들을 제조하는 종래의 방법들의 단점들을 설명한 층 구조체들의 단면도;
도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 방법의 공정 단계들을 나타내는 본 발명의 일 실시예에 따른 다층 게이트 스택 구조체의 단면도;
상기 도면들에서, 동일한 참조 부호는 동일한 또는 대응하는 요소들을 나타내기 위해 사용된다. 또한, 각각의 층은 증착 후에 프라임(')이 붙여진 그 참조 번호로 명명된다. 대응하는 패터닝된 층들은 프라임 없는 참조 부호들로 표시된다.
참조 번호 목록
1 반도체 기판
10 기판면
2 게이트 유전체
3 게이트 스택 구조체
31' 증착된 폴리실리콘 층
31 패터닝된 폴리실리콘 층
32' 증착된 인터페이스 층
32 패터닝된 인터페이스 층
320 인터페이스 층 디보트(interface layer divot)
321 풀링 백(pulled back) 인터페이스 층
33' 증착된 배리어 층
33 패터닝된 배리어 층
34' 증착된 금속 층
34 패터닝된 금속 층
35' 캡 유전체 층(cap dielectric layer)
35 캡 유전체
4 유전체 패시베이션 라이너(dielectric passivation liner)
41 디보트 충전부
5 유전체 측벽 라이너
6 희생 산화물(sacrificial oxide)
7 쉘로우 트렌치 아이솔레이션(shallow trench isolation)
70 쉘로우 트렌치 아이솔레이션 디보트
8 컨포멀 층(conformal layer)
OE1 오버에칭(overetch)
OE2 오버에칭
SH 단차 높이(step height)
T 두께
DD 디보트 깊이
본 발명은 전계-효과 트랜지스터(FET) 디바이스용 다층 게이트 스택 구조체를 제조하는 방법 및 금속 층을 포함하여 이루어지는 다층 게이트 스택 구조체에 관한 것이다.
종래의 집적 회로들은, 반도체 기판의 기판면 아래의 반도체 기판내에 각각 형성된 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역으로 구성된 활성 영역(active area)을 갖는 FET 디바이스들을 포함하여 이루어진다. FET 디바이스들의 게이트 전극들은 기판면을 커버(cover)하는 게이트 유전체상의 채널 영역 위에 형성된다.
FET 디바이스들의 게이트 전극들은, 먼저 게이트 유전체상에 게이트 전극 층 스택을 위한 층들의 시퀀스를 증착한 후에, 상기 게이트 전극 층 스택을 패터닝함으로써 제공된다. 메모리 셀 어레이들에서, 메모리 셀들의 복수의 액세스 트랜지스터(access transistor)들의 게이트 전극들은, 메모리 셀 어레이내에 메모리 셀들을 어드레싱하는 워드라인들 또는 게이트 트랙(gate track)들의 집적화된 구성부(integrated constituent part)들을 형성한다. 집적 회로들의 동작 속도는 워드라인들의 도전성(conductivity)에 따라 좌우되며, 낮은 저항률(resistivity)을 갖는 물질들이 게이트 전극 층 스택에 사용된다.
게이트 전극 층 스택의 물질들 중 하나로서 금속을 사용하기 위해 많은 노력들이 행해졌다. 통상적으로, 게이트 전극 스택내의 금속 층에는 텅스텐이 사용된다. 금속은 인접한 구조체들 안으로 확산됨에 따라, 예를 들어 인접한 구조체들의 절연 특성(isolating property)들을 저하시키는 경향이 있기 때문에, 금속 층은 금속의 확산을 억제시키는 배리어 층에 의해 적어도 게이트 유전체 쪽으로 캡슐화(encapsulate)된다. 일함수(work function)의 값이 그 용도의 요건들을 최적으로 만족시키기 때문에, 게이트 유전체에 인접한 폴리실리콘이 바람직한 물질이다.
US 제 6,198,144호에는, 게이트 유전체 상에 도포(apply)된 폴리실리콘 층, 상기 폴리실리콘 층상에 도포된 도전성 배리어 층(electrically conductive barrier layer), 상기 배리어 층상에 증착된 금속 층을 포함하여 이루어지는 게이트 스택 구조체가 개시되어 있다. 상기 금속 층의 금속은 텅스텐이며, 상기 배리어 층은 텅스텐 질화물로 만들어진다. 상기 금속 층상에는, 절연 캡 산화물(insulating cap oxide)로서 실리콘 이산화물 층이 증착된다. 게이트 스택 구조체 의 측벽들상에는 실리콘 질화물 라이너(silicon nitride liner)가 제공된다.
폴리실리콘 층상에 텅스텐 질화물 층을 형성하는 경우, 폴리실리콘 층의 폴리실리콘에 의해 질소가 통합된다. 그로 인해, 실리콘 질화물이 형성되어 폴리실리콘 층과 배리어 층 사이의 전기적 연결을 저하시키게 된다.
독일 특허 출원 DE 10 2004 004 864.9호에는, 폴리실리콘 층과 배리어 층 사이의 인터페이스 층이 개시되어 있다. 상기 인터페이스 층은 아래놓인 폴리실리콘 층 안으로의 질소의 통합을 억제한다. 상기 인터페이스 층은, 예를 들어 티타늄과 같은 내열성 금속(refractory metal)을 포함하여 이루어진다.
게이트 스택 구조체를 디자인하는 또 다른 실시형태는, 최종 게이트 스택 구조체의 높이에 관한 것이다. 공정 제어는 게이트 스택 구조체들과 그들 사이의 트렌치들의 종횡비(aspect ratio)를 증가시킴에 따라 저하되기 때문에, 게이트 스택 높이를 감소시키는 것이 바람직하다.
또한, 소스 영역들 및 드레인 영역들은 게이트 스택 구조체들에 의해 마스킹(mask)된 임플란트(implant)들에 의해 형성된다. 메모리 셀들의 액세스 트랜지스터들의 성능을 증가시키기 위해서는, 게이트 스택 구조체들의 상부 에지들에 의해 조정되는 각도진(angled) 임플란트들이 요구된다. 게이트 스택 높이를 증가시키면, 임플란트들이 수행될 수 있는 각도 범위가 보다 좁아지게 된다.
금속 층의 높이를 감소시키면, 그 단면적(cross-sectional area)이 감소될 수도 있으므로, 워드라인의 저항에 있어 바람직하지 않은 증가를 초래하게 된다.
게이트 스택 높이에 대한 인터페이스 층 및 배리어 층의 기여도 (contribution)는 비교적 적다.
폴리실리콘 층의 높이는, 게이트 전극 층 스택을 패터닝하는 도중에 수행되는 에칭 단계들의 공정 조건들에 기인한다. 하나의 단계에서 금속 층, 배리어 층, 인터페이스 층 및 폴리실리콘 층을 패터닝하는 것은, 스택의 모든 물질들에 효과적이며 또한 반도체 기판을 손상시키지 않는 에칭을 필요로 할 수도 있다. 100 나노미터 미만의 통상적인 게이트 스택 구조체의 경우, 2 나노미터 정도의 그 두께로 인해, 게이트 유전체는 게이트 스택 구조체 외부로의 보다 긴 오버에칭(overetch)을 견디기에는 적합하지 않다.
그러므로, 에칭은 통상적으로 2이상의 에칭 단계에서 수행되며, 제 1 에칭 단계는 금속 층, 배리어 층 및 인터페이스 층에 효과적이고, 제 2 에칭 단계는 폴리실리콘 층에 효과적이다.
게이트 스택 구조체의 측벽들로부터의 인터페이스 층의 완전한 제거가 확보되어야만 하기 때문에, 통상적으로는, 아래놓인 폴리실리콘 층 안으로의 제 1 오버에칭이 제공된다.
폴리실리콘 층 안으로의 오버에칭의 깊이는, 각각 비평탄한(uneven) 표면상의 컨포멀한 층들로서 연속하여 증착되는 금속, 배리어 및 인터페이스 층들의 완전한 제거를 확보하는 조건에 기인한다. 아래놓인 표면의 단차(step)들 부근에서 상기 층들의 수직 두께가 증가되며, 상기 수직 두께는 비등방성 에칭(anisotropic etch)에 효과적이다.
통상적으로, 제 1 에칭 단계 후에는, 제 1 에칭 단계에 의해 노출되는 인터 페이스 층, 배리어 층 및 금속 층의 측벽들을 커버하는 유전체 패시베이션 라이너가 형성된다. 폴리실리콘 층을 패터닝하기 이전에 유전체 패시베이션 라이너를 개방하려면, 폴리실리콘 층 안으로의 제 2 오버에칭이 요구된다.
폴리실리콘 층의 두께는 폴리실리콘 층 안으로의 상술된 오버에칭들을 허용하기에 충분해야 한다.
또한, 아래놓인 기판면내에 상이한 물질들로 구성된 구조체들간의 디보트(divot)들의 효과가 고려되어야만 한다. 폴리실리콘 층의 물질이 디보트들을 충전함(fill)에 따라, 폴리실리콘 층의 두께가 국부적으로 증가되는데, 이는 폴리실리콘 층의 또 다른 오버에칭에 대한 요건을 유도하게 된다.
다양한 오버에칭 조건들은 폴리실리콘 층의 최소 처리 두께를 요구한다. 최소 처리 두께는, 게이트 스택 구조체내에서의 폴리실리콘 층의 전기적 기능성에 의해 요구되는 최소 기능 두께(minimum functional thickness)보다 높다. 하지만, 높은 게이트 스택 구조체는, 패턴 및 충전 공정들의 품질의 관점에서, 그리고 임플란트 각도 범위의 관점에서, 여러가지 공정 기술적 이유(process techno-logical reason)로 바람직하지 않다.
따라서, 본 발명의 목적은, 패터닝 이전에 게이트 전극 층 스택의 보다 낮은 높이가 요구되고, 이로 인해 최종 게이트 스택 구조체의 높이가 보다 낮아지게 되는 FET 디바이스용 다층 게이트 스택 구조체를 제조하는 방법을 제공한다.
본 발명의 또 다른 목적은, FET 디바이스용 다층 게이트 스택 구조체를 제공 하는 것이며, 상기 다층 게이트 스택 구조체는 본 발명의 방법에 기인한다.
본 발명의 일 실시형태에 따르면, 금속 층을 포함하여 이루어지는 다층 게이트 스택 구조체를 제조하는 방법이 제공되며, 상기 방법은, 폴리실리콘 층, 전이 금속 인터페이스 층(transition metal interface layer), 도전 금속 질화물 배리어 층, 및 금속 층을 게이트 유전체상에 순서대로 연속하여 증착시키는 단계를 포함하여 이루어지되, 상기 게이트 유전체는 반도체 기판을 커버하고; 상기 인터페이스 층의 상기 물질에 대해, 평면 구조체에 따라 상기 배리어 층 및 상기 금속 층을 선택적으로 패터닝함으로써, 상기 인터페이스 층을 부분적으로 노출시키는 단계; 상기 인터페이스 층의 노출된 부분들을 제거함으로써 상기 폴리실리콘 층에 대해 상기 인터페이스 층을 선택적으로 패터닝하는 단계; 및 상기 게이트 유전체에 대해 상기 폴리실리콘 층을 선택적으로 패터닝하는 단계를 포함하여 이루어진다.
마스크 층에 의해 마스킹된 또한 부분적으로 커버된 처리 층의 본질적으로(essentially) 비등방성인 에칭에 의해 패터닝이 수행되며, 처리 층의 노출된 부분들이 제거되고, 마스크 층의 패턴은 처리 층 안에 새겨진다(engrave). 아래놓인 층에 대해 소정 처리 층을 선택적으로 패터닝함으로써, 아래놓인 층의 물질보다 본질적으로 높은 속도로 상기 처리 층의 물질이 제거된다.
금속 층 및 배리어 층의 제거 시, 인터페이스 층이 에칭 정지 층(etch stop layer)으로서 사용되기 때문에, 인터페이스 층은 폴리실리콘 층에 대해 높은 선택성을 가지고 더욱 에칭될 수 있고, 또한 최종적으로는 인터페이스 층이 비교적 얇게 되어, 금속, 배리어 및 인터페이스 층의 완전한 제거를 보장하기 위해서는, 단 지 폴리실리콘 층 안으로의 비교적 작은 오버에칭만이 요구된다. 폴리실리콘 층의 높이는 생략된 오버에칭의 양만큼 감소될 수 있다. 게이트 스택 구조체의 전체 높이가 낮아진다. 게이트 스택 구조체들간의 트렌치들의 종횡비가 개선되며, 각도진 임플란트들에 대한 임플란트 각도 범위가 확장된다.
금속 층 및 배리어 층은 패터닝되는 도중 또는 후에 등방성 에칭에 의해 풀링 백되는 것이 바람직하다. 통상적인 에칭 단계들에서, 에칭된 금속 층의 단면적은 테이퍼진다(tapered). 측벽 라이너가 컨포멀한 방식으로 게이트 스택 구조체의 측벽들을 따라 증착되는 경우, 측벽 라이너의 두께는 에지들에서 감소된다. 이후에 측벽 라이너가 개방되는 경우, 금속 층은 에지들에서 노출될 것이므로, 인접한 구조체, 예컨대 FET 디바이스의 소스 또는 드레인 영역에 콘택하는 비트 라인 콘택 구조체에 대해 단락(short)들이 생기게 될 것이다. 이러한 단락들은 그들을 패터닝한 후에 금속 층 및 배리어 층을 풀링 백함으로써 회피된다.
본 발명의 바람직한 실시예에 따르면, 인터페이스 층의 패터닝 후에 유전체 측벽 패시베이션 라이너가 증착된다. 유전체 측벽 패시베이션 라이너가 개방되며, 게이트 스택 구조체 외부에서 상기 유전체 측벽 패시베이션 라이너의 수평 부분들이 폴리실리콘 층으로부터 제거된다. 그 후, 유전체 측벽 패시베이션 라이너는 금속 층, 배리어 층 및 인터페이스 층에 의해 형성된 게이트 스택 구조체의 측벽들을 커버하여, 후속 공정 단계들 중에 그들을 보호하게 된다.
본 발명의 방법의 바람직한 실시예에서, 인터페이스 층은 등방성 에칭에 의해 패터닝되며, 게이트 스택 구조체내의 인터페이스 층의 잔여부의 에지들은 게이 트 스택 구조체의 측벽들로부터 최소 1 나노미터 및 최대 10 나노미터까지 풀링 백된다. 이로 인해, 인터페이스 층 디보트들은 배리어 층과 폴리실리콘 층 사이에 형성되며 게이트 스택 구조체들의 측벽들을 따라 연장된다. 인터페이스 층이 풀링 백되기 때문에, 인터페이스 층의 에지들은 후속하여 산화되는 것이 신뢰성 있게 방지된다.
본 발명의 바람직한 실시예에 따르면, 인터페이스 층이 풀링 백된 후, 게이트 스택의 노출된 상부 측벽들상에는 유전체 측벽 패시베이션 라이너가 형성된다. 그 후, 유전체 측벽 패시베이션 라이너는 금속 층, 배리어 층에 의해 형성된 게이트 스택 구조체의 측벽들을 커버하고, 인터페이스 층의 풀링백에 의해 생성된 디보트들을 충전한다. 그러므로, 폴리실리콘 층의 측벽들을 따르는 유전체 측벽 라이너가 후속 공정 단계들에서 형성되는 경우, 인터페이스 층 에지들의 산화가 방지된다.
유전체 측벽 라이너는 폴리실리콘 층의 패터닝 후에 폴리실리콘 층의 측벽들상에 형성되는 것이 바람직하다.
본 발명의 또 다른 바람직한 실시예에 따르면, 배리어 층에는 금속 질화물로 된 금속 층이 제공된다. 그 후, 배리어 층 및 금속 층의 증착, 패터닝 및 풀링백은 각각 하나의 통상적 처리 단계에서 유익하게 수행될 수 있다. 또한, 배리어 층 및 금속 층의 연속적인 증착이 간단해진다.
배리어 층 및 금속 층의 패터닝은 습식 에칭 단계에 의해 유익하게 수행된다. 습식 에칭에 의해, 한쪽상의 금속 층 및 배리어 층의 물질과 다른쪽상의 인터 페이스층간의 에칭 공정의 높은 선택성이 달성될 수 있다.
본 발명의 방법의 바람직한 실시예에서, 인터페이스 층은 핫 딜루트 하이드로플루오르 산(hot dilute hydrofluoric acid; DHF) 또는 황산 오존 혼합물(sulfuric acid ozone mixture; SOM)을 이용하는 습식 에칭 단계에 의해 풀링 백된다. 핫 DHF에 의해, 인터페이스 층과 폴리실리콘 층 둘간의 공정의 선택성이 달성될 수 있으며, 폴리실리콘 안으로의 오버에칭이 더욱 감소된다.
본 발명의 또 다른 바람직한 실시예에 따르면, 캡 유전체 층이 금속 층상에 증착되며, 금속 층을 패터닝하기 이전에 패터닝된다. 캡 유전체 층은 후속하는 패터닝 단계들 중에 하드 마스크(hard mask)의 일부분으로서 부분적으로 사용될 수 있는 한편, 나머지 부분은 게이트 스택 구조체의 캡 유전체로서 사용된다.
본 발명의 방법에 따르면, 게이트 유전체에 의해 커버된 반도체 기판내에 활성 영역을 갖는 FET 디바이스용 다층 게이트 스택 구조체가 신뢰성 있게 제조되며, 상기 다층 게이트 스택 구조체는, 상기 게이트 유전체상에 형성된 폴리실리콘 층; 상기 폴리실리콘 층상에 형성된 인터페이스 층을 포함하여 이루어지되, 상기 인터페이스 층은 전이 금속 실리사이드를 포함하여 이루어지고; 상기 인터페이스 층상에 형성된 배리어 층을 포함하여 이루어지되, 상기 배리어 층은 1이상의 금속 질화물 층을 포함하여 이루어지며; 상기 배리어 층상에 형성된 금속 층; 라이너 에지 위에서 상기 게이트 스택 구조체의 상부 측벽부를 커버하는 유전체 패시베이션 라이너를 포함하여 이루어지되, 상기 라이너 에지는 상기 폴리실리콘 층의 상부 에지 밑에서 10 나노미터를 넘지 않게 위치되며; 및 상기 라이너 에지 밑에서 하부 측벽 부를 커버하는 유전체 측벽 라이너를 포함하여 이루어진다.
본 발명의 다층 게이트 스택 구조체의 바람직한 실시예에 따르면, 유전체 캡은 상기 금속 층상에 형성된다.
다층 게이트 구조체의 바람직한 실시예에서, 인터페이스 층은 게이트 스택 구조체의 측벽들로부터 드로잉 백(draw back)되며, 패시베이션 라이너는 배리어 층과 폴리실리콘 층 간의 풀링 백된 인터페이스 층에 의해 남겨진 디보트들을 충전하는 대신에, 게이트 스택 구조체에서 돌출되어, 게이트 스택 구조체 안으로 최소 1 나노미터 및 최대 10 나노미터까지 게이트 스택 구조체의 측벽을 따라 연장된다.
유익하게는, 게이트 스택 구조체의 폴리실리콘 부분상의 유전체 측벽 라이너가 산화에 의해 형성되고, 산소가 폴리실리콘 층 안으로 측벽들을 따라 확산되는 경우라도, 인터페이스 층이 캡슐화되어 있기 때문에, 인터페이스 층의 물질의 산화가 신뢰성 있게 회피된다.
다층 게이트 스택 구조체의 바람직한 실시예에 따르면, 배리어 층은 질화물로 된 인터페이스 층을 포함하여 이루어지는 제 1 층, 및 금속 질화물로 된 금속층을 포함하여 이루어지는 제 2 층을 포함하여 이루어진다. 제 1 질화물 라이너는 질소를 흡수하기 위해 제공되는 한편, 제 2 질화물 라이너는 금속 층으로부터의 금속의 확산을 방지하기 위해 제공된다.
바람직한 실시예에서, 인터페이스 층내에 포함된 전이 금속은 내열성 금속 또는 코발트이며, 내열성 금속은 상기 티타늄 또는 탄탈륨인 것이 바람직하다.
도 1a 내지 도 1d를 참조하면, 종래의 FET 디바이스에 사용되고, 금속 층을 포함하여 이루어지는 종래의 다층 게이트 스택 구조체를 형성하는 종래의 방법의 공정 흐름이 개시되어 있다. 반도체 기판(1)이 제공된다. 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하여 이루어지는 FET 디바이스의 활성 영역은, 게이트 스택 구조체(3)의 패터닝에 후속하여 수행되는 임플란트들에 의해 수행된다.
반도체 기판(1)상에는, 게이트 유전체(2)가 형성되어 반도체 기판(1)의 기판면(10)을 커버한다. 게이트 유전체(2)상에는, 폴리실리콘 층(31'), 인터페이스 층(32'), 배리어 층(33'), 금속 층(34'), 및 캡 유전체 층(35')이 순서대로 연속하여 증착된다. 금속 층(34')은 텅스텐으로 만들어지며, 게이트 전극으로의 연결부의 저항을 한정한다. 배리어 층(33')은 텅스텐 질화물 또는 티타늄 질화물 층을 포함하여 이루어지며, 금속이 아래놓인 층들 안으로 확산되는 것을 방지한다. 인터페이스 층(32')은 티타늄으로 만들어지며, 질소가 폴리실리콘 층(31')안에 통합되는 것을 방지한다. 결과적인 게이트 전극 층 스택이 도 1a에 도시되어 있다.
도 1b에 도시된 바와 같이, 캡 유전체 층(35')은 종래의 방식으로 포토리소그래피 수단을 이용하여 패터닝된다. 캡 유전체 층(35')의 완전한 제거를 보장하기 위해서, 게이트 스택 구조체(3) 외부에서 금속 층(34') 안으로의 캡 유전체 층(35')의 오버에칭이 수행되어, 금속 층(34')의 상부가 패터닝된다. 게이트 스택 구조체(3)의 캡 유전체(35)는 캡 유전체 층(35')으로부터 생성된다. 금속 층(34'), 배리어 층(33'), 및 인터페이스 층(32')의 에칭이 수행된다. 게이트 스택 구조체 (3)의 에지들로부터의 인터페이스 층(32')의 완전한 제거가 보장되어만 하기 때문에, 게이트 스택 구조체(3)의 외부에서 폴리실리콘 층(31')의 10 내지 50㎚를 제거하는 제 1 오버에칭(OE1)이 수행된다. 캡 층(35), 금속 층(34), 배리어 층(33), 인터페이스 층(32) 및 폴리실리콘 층(31')의 상부의 패터닝된 부분은 유전체 패시베이션 라이너(4)를 형성하는 실리콘 질화물에 의해 캡슐화된다. 상기 유전체 패시베이션 라이너(4)는 아래놓인 폴리실리콘 층(31')을 커버하는 수평 부분들을 제거함으로써 개방된다. 상기 실화물 라이너(4)의 수평 부분들의 완전한 제거를 보장하기 위해서, 폴리실리콘 층(31') 안으로의 제 2 오버에칭(OE2)이 수행된다.
도 1d를 참조하면, 폴리실리콘 층(31')은 게이트 유전체(2)에 대해 선택적인 에칭에 의해 패터닝된다. 폴리실리콘 층(31)의 노출된 측벽 부분들은 산화되며, SiO2의 유전체 측벽 라이너(5)가 제공된다. 도 1에 도시된 바와 같이, 폴리실리콘 층(31)의 높이는, 게이트 스택 구조체(3)의 외부에서 배리어 층(33), 인터페이스 층(32) 및 유전체 패시베이션 라이너(4)의 완전한 제거를 보장하기 위해 필요한 오버에칭(OE1, OE2)들을 허용하기에 충분한 요건을 충족시켜야만 한다.
도 2 및 도 3을 참조하여, 다층 게이트 스택 구조체를 형성하는 상기 언급된 종래의 방법의 또 다른 문제점들을 설명한다.
통상적으로, 게이트 스택 구조체들을 제공하기 이전에, 쉘로우 트렌치 아이솔레이션 구조체(7)들이 반도체 기판(1)내에 형성된다. 쉘로우 트렌치 아이솔레이션 구조체(7)들은, 예를 들어 후속하여 형성된 FET 디바이스와 떨어져 있다. 쉘로 우 트렌치 아이솔레이션 구조체(7)들의 형성은, 쉘로우 트렌치 아이솔레이션 구조체(7)들의 에지들에 단차 높이(SH)를 갖는 단차가 생기게 하는 결과를 초래한다. 게이트 전극 층 스택의 층들이 컨포멀하게 증착되고 등방성으로 에칭 백(etch back)되는 경우, 증착된 층(8)의 두께(T)를 국부적으로 증가시키는 단차 높이(SH)의 효과가 고려되어야만 한다. 각각의 증착된 층(8)에 대한 추가 오버에칭은 상기 단차들의 부근에서의 그 완전한 제거를 보장하기 위해 수행됨에 틀림없다.
도 3에서, 오버에칭에 대한 또 다른 이유가 설명된다. 쉘로우 트렌치 아이솔레이션 구조체(7)들은 반도체 기판(1)에 인접한 디보트(70)들을 도시한다. 디보트(70)들은 컨포멀하게 증착된 층(8)의 물질에 의해 충전된다. 인접한 구조체들간의 단락들을 회피하기 위해서, 컨포멀한 층(8)의 오버에칭은 상기 디보트(70)들로부터의 컨포멀한 층(8)의 완전한 제거가 보장되도록 수행되어야 한다. 기판(1)은 상기 증착된 층의 전체 에칭 중에 손상되는 것을 방지하여야만 한다.
도 3에 도시된 문제가 본질적으로 아래놓인 폴리실리콘 층(31)에 관한 것이라면, 도 2에 따른 단차 높이들에 관한 문제는 게이트 전극 층 스택의 각각의 층에 적용된다.
도 4a 내지 도 4f를 참조로, 본 발명에 따른 실시예를 상세히 설명한다.
도 4a 내지 도 4d는 금속 층을 포함하여 이루어지는 다층 게이트 스택 구조체를 제조하는 방법의 공정 단계들을 나타내는 게이트 스택 구조체(3)의 단면도이다.
도 4a에 도시된 바와 같이, 실리콘 산화물의 게이트 유전체(2)는 반도체 기 판(1)상에 형성된다. 낮은 저항 폴리실리콘 층(31')이 게이트 유전체(2)상에 형성된다. 게이트 유전체(2)는 3 나노미터 내지 4 나노미터의 두께를 가진다. 폴리실리콘 층(31')은 65㎚ 정도의 두께를 가진다. 폴리실리콘 층(31')상에는 3㎚의 두께를 갖는 티타늄으로 된 인터페이스 층(32')이 제공된다. 선택적으로, 티타늄 실리사이드가 티타늄의 적어도 일부분으로 형성된다. 인터페이스 층(32')상에는 텅스텐 질화물 층(33')이 5㎚의 두께로 제공된다. 배리어 층(33')을 형성하는 텅스텐 질화물 층(33')상에는, 30㎚의 두께를 갖는 텅스텐의 금속 층(34')이 형성된다. 금속 층(34')상에는 실리콘 질화물의 캡 유전체 층(35')이 100㎚의 두께로 형성된다.
종래의 리소그래피 패터닝 방법들을 이용하여, 캡 유전체 층(35')이 패터닝된다. 도 4b를 참조하여 도시된 바와 같이, 금속 층(34') 안으로의 유전 층(35')의 오버에칭이 수행된다.
인터페이스 층에 대한 높은 선택성을 갖는 텅스텐/텅스텐 질화물 에칭은 플루오르계 화학제(fluor based chemistry)를 이용하여 수행된다. 상기 에칭은 인터페이스 층(32')상에서 정지된다.
선택적으로, 인터페이스 층(32')이 노출되는 경우, 에칭 정지 신호가 발생된다.
텅스텐 층(34') 및 텅스텐 질화물 층(34'; 미도시됨)의 풀링백이 수행될 수 있다.
인터페이스 층(32')의 습식 에칭은 핫 DHF를 이용하여 수행된다. 도 4d에는, 티타늄 층(32')을 습식 에칭 한 후의 게이트 스택 구조체가 도시되어 있다. 풀링 백된 티타늄 층(321)은 배리어 층(33)과 아래놓인 폴리실리콘 층(31') 사이에 인터페이스 층 디보트(320)들을 남게 했다. 상기 디보트들은 게이트 스택 구조체(3) 안으로 최소 1 나노미터 및 최대 10 나노미터의 깊이로 측벽들에 인접하여 연장된다.
그 다음, 폴리실리콘 층(31')의 상부 에지 위에서 게이트 스택 구조체(3)의 측벽의 상부를 커버하는 유전체 패시베이션 라이너(4)로서 실리콘 질화물 라이너가 증착된다. 실리콘 질화물로 된 디보트 충전부(41)들은 인터페이스 층 디보트(320)들을 충전시킨다. 상기 질화물 라이너(4)는 게이트 스택 구조체(3)의 외부로 개방된다. 상기 질화물 라이너(4)는 게이트 스택 구조체(3)의 외부에서 폴리실리콘 층(31')의 수평면으로부터 제거되며, 상기 질화물 라이너(4)의 에칭은 폴리실리콘 층(31') 안으로의 오버에칭(OE2)에 의해 수행된다.
도 4f에는, 본 발명의 방법에 기인한 본 발명의 다층 게이트 스택 구조체(3)의 일 실시예가 도시되어 있다. 폴리실리콘 층(31')을 패터닝한 후에, 노출된 수직 측벽부들의 산화가 수행된다. 폴리실리콘 층(31)은 측벽 산화물 라이너(5)에 의해 캡슐화된다.
상기 산화는 희생 산화물(6)을 형성하는 게이트 스택 구조체(3)의 외부에서의 게이트 산화물(2)의 두께의 증가를 유도한다.
폴리실리콘 층(31)의 높이는 폴리실리콘 층(31) 안으로의 오버에칭(OE1)의 양만큼 감소되고, 상기 오버에칭(OE1)은 종래의 방법들에서 요구되며, 그 동안에 금속 층(34), 배리어 층(33) 및 인터페이스 층(32)이 블라인드 엔딩되어 에칭되고(etched blind ended) 기판면내의 단차들 부근의 증가된 층 두께의 효과는 각각의 증착된 층에 대해 고려되어야 한다.
본 발명에 따르면, 게이트 전극 층 스택의 높이를 감소시켜 최종 게이트 스택 구조체의 높이를 감소시키는 FET 디바이스용 다층 게이트 스택 구조체를 제조하는 방법에 관한 것이다.

Claims (15)

  1. 전계 효과 트랜지스터 디바이스용 다층 게이트 스택 구조체(3)를 제조하는 방법에 있어서,
    a) 폴리실리콘 층(31'), 전이 금속 인터페이스 층(32'), 금속 질화물 배리어 층(33'), 및 금속 층(34')을 게이트 유전체(2)상에 순서대로 연속하여 증착시키는 단계;
    b) 상기 인터페이스 층(32')에 대해, 상기 배리어 층(33') 및 상기 금속 층(34')을 선택적으로 패터닝함으로써, 상기 인터페이스 층(32')을 부분적으로 노출시키는 단계;
    c) 상기 인터페이스 층(32')의 노출된 부분들을 제거함으로써 상기 폴리실리콘 층(31')에 대해 상기 인터페이스 층(32)을 선택적으로 패터닝하는 단계; 및
    d) 상기 게이트 유전체(2)에 대해 상기 폴리실리콘 층(31')을 선택적으로 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 금속 층(34')을 패터닝하는 단계 후에, 상기 금속 층(34) 및 상기 배리어 층(33)을 등방성으로 에칭하는 단계를 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 인터페이스 층(32')을 패터닝하는 상기 단계 후에, 상기 게이트 스택 구조체(3)의 노출된 상부 측벽들상에 유전체 패시베이션 라이너(4)를 형성하는 단계를 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 인터페이스 층(32')을 패터닝하는 단계 도중 또는 후에, 상기 게이트 스택 구조체(3)의 상기 측벽들을 따라 상기 폴리실리콘 층(31)과 상기 배리어 층(33) 사이에 인터페이스 층 디보트(320)를 형성하고, 상기 게이트 스택 구조체(3) 안으로 최소 1 나노미터 및 최대 10 나노미터까지 연장시키는 단계를 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 폴리실리콘 층(31')을 패터닝하는 단계 이전에, 상기 게이트 스택 구조체(3)의 노출된 상부 측벽들상에 유전체 패시베이션 라이너(4)를 형성하는 단계로, 상기 인터페이스 층 디보트(320)들은 상기 유전체 패시베이션 라이너(4)에 의해 형성된 디보트 충전부(41)로 충전되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 폴리실리콘 층(31)을 패터닝하는 단계 후에, 상기 폴리실리콘 층(31)의 노출된 측벽들상에 유전체 측벽 라이너(5)를 형성하는 단계를 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 금속 층(34)의 금속 질화물로서 상기 배리어 층(33)의 상기 질화물을 제공하는 단계를 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 배리어 층(33) 및 상기 금속 층(34)은 하나의 습식 에칭 단계에서 패터닝되는 것을 특징으로 하는 방법.
  9. 제4항에 있어서,
    상기 인터페이스 층(32)을 패터닝하는 단계는, 딜루트 하이드로플루오르 산을 이용하는 습식 에칭 단계에 의해 수행되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    상기 금속 층(34') 및 상기 배리어 층(33')을 패터닝하는 단계 이전에, 캡 유전체 층(35')을 제공하고 상기 캡 유전체 층(35')을 패터닝하는 단계를 특징으로 하는 방법.
  11. 전계 효과 트랜지스터 디바이스용 다층 게이트 구조체(3)에 있어서,
    상기 전계 효과 트랜지스터 디바이스는 반도체 기판(1)의 기판면(10)을 커버 하는 게이트 유전체(2) 밑의 상기 반도체 기판(1)내에서 형성된 활성 영역을 포함하여 이루어지고, 상기 게이트 스택 구조체(3)는,
    - 상기 게이트 유전체(2)상에 형성된 폴리실리콘 층(31);
    - 상기 폴리실리콘 층(31)상에 형성된 전이 금속 실리사이드를 포함하여 이루어지는 인터페이스 층(32);
    - 상기 인터페이스 층(32)상에 형성된 금속 질화물 배리어 층(33);
    - 상기 배리어 층(33)상에 형성된 금속 층(34);
    - 라이너 에지 위에서 상기 게이트 스택 구조체(3)의 상부 측벽부들을 커버하는 유전체 패시베이션 라이너(4)를 포함하여 이루어지되, 상기 라이너 에지는 상기 폴리실리콘 층(31)의 상부 에지 밑에서 10 나노미터를 넘지 않게 위치되며; 및
    - 상기 라이너 에지 밑에서 하부 측벽부를 커버하는 유전체 측벽 라이너(5)를 포함하여 이루어지는 것을 특징으로 하는 다층 게이트 구조체(3)
  12. 제11항에 있어서,
    상기 금속 층(34)상에 형성된 캡 유전체(35)를 특징으로 하는 다층 게이트 구조체(3)
  13. 제11항에 있어서,
    상기 인터페이스 층(31)은 상기 게이트 스택 구조체(3)의 측벽들로부터 드로잉 백되며, 또한 유전체 패시베이션 라이너(4)는 디보트 충전부(41)들을 형성하는 대신에, 상기 게이트 스택 구조체(3) 안으로 최소 1 나노미터 및 최대 10 나노미터까지 연장되고, 상기 디보트 충전부(41)들은 상기 게이트 스택 구조체(3)의 상기 측벽들을 따라 상기 배리어 층(33)과 상기 폴리실리콘 층(31) 사이에서 연장되는 것을 특징으로 하는 다층 게이트 구조체(3).
  14. 제11항에 있어서,
    상기 배리어 층(33)은 상기 인터페이스 층(32)에 인접한 제 1 층을 포함하여 이루어지되, 상기 제 1 층은 상기 인터페이스 층(32)의 상기 전이 금속의 질화물을 포함하여 이루어지고, 상기 금속 층(34)에 인접한 제 2 층을 포함하여 이루어지되, 상기 제 2 층은 상기 금속 층(43)의 상기 금속의 질화물을 포함하여 이루어지는 것을 특징으로 하는 다층 게이트 구조체(3)
  15. 제11항에 있어서,
    상기 전이 금속은 내열성 금속 또는 코발트인 것을 특징으로 하는 다층 게이트 구조체(3).
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