CN102623320B - 一种表征多层栅极中多晶硅电阻的方法 - Google Patents
一种表征多层栅极中多晶硅电阻的方法 Download PDFInfo
- Publication number
- CN102623320B CN102623320B CN201210077724.7A CN201210077724A CN102623320B CN 102623320 B CN102623320 B CN 102623320B CN 201210077724 A CN201210077724 A CN 201210077724A CN 102623320 B CN102623320 B CN 102623320B
- Authority
- CN
- China
- Prior art keywords
- polysilicon
- gate
- resistance
- multilayer grid
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种表征多层栅极中多晶硅电阻的方法，具体步骤如下：步骤一:在衬底上生成多层栅极；步骤二：进行光刻，用栅电阻光罩打开要测试的图案；步骤三：然后进行干法蚀刻，直至多层栅极的金属层；步骤四：最后进行湿法蚀刻，去除多层栅极的金属层，露出多晶硅。本发明提供的这种表征方法可以很好的监测多晶硅的工艺参数有没有发生偏移，可以使得器件的缩小化（scalable）提供了必要的支持，对自对准工艺的制程提供了很好的监测手段。非常适于实用。
Description
技术领域
本发明涉及半导体器件制造技术领域，特别涉及一种表征多层栅极中多晶硅电阻的方法。
背景技术
自从1967年贝尔实验室的D.Kahng和S.M.Sze提出了浮栅结构的非挥发性半导体存储器以来，基于栅堆叠的MOSFET结构的浮栅半导体存储器就在容量、成本和功耗上以占有极大的优势取代了之前长期使用的磁存储器。在此基础上，日本东芝公司在1984年成功提出了Flash存储器的概念，直到现在Flash存储器仍然是非挥发性半导体存储器市场上的主流器件，但是随着微电子技术节点不断向前推进，工艺线宽的将进一步减小，基于浮栅结构的传统Flash正在遭遇严重的技术难点，主要原因是由于隧穿介质层的持续减薄，漏电现象越发严重，严重限制了Flash器件的可缩小化，导致浮栅存储器件的密度难以提升。
浮栅式非挥发性存储器是目前被大量使用和普遍认可的主流非挥发性存储器，被广泛应用于电子和计算机设备。传统的浮栅结构存储单元由于结构与材料的限制，致使快速写入/擦除操作的要求和长期稳定存储的需求之间产生了严重矛盾。且随着特征尺寸的缩小，此矛盾更加显著。
随着特征尺寸推进至纳米级，在缩小存储单元、提高存储密度的同时提高存储数据读写、擦除和保持性能，已经成为目前浮栅存储单元发展面临的关键问题。这就要求从材料和结构上对传统浮栅存储单元加以改进。
随着器件的缩小，很多制程的接触孔或者接触线用到了自对准蚀刻工艺(self-aligned CT ET,orSelf-aligned LITR ET)。此工艺实际上是利用侧壁层(Spacer，一般为SiN，或Oxide+SiN，或Oxide+SiN+Oxide)作为阻挡层进行蚀刻的，所以此蚀刻工艺对SiN具有很好的选择比。这种工艺栅极上是很难实现金属硅化处理的(salicide)。
于是，在这种工艺中，栅极用到了多层栅结构：金属+多晶硅。这种结构可以跟传统的多晶硅栅极类似。利用这种栅极旁边的侧壁结构(spacer)可以实现后续接触孔的自对准蚀刻工艺，而且可以对栅极不做硅化处理(salicide)就可以实现非常小的栅电阻。
但是这种多层栅结构利用的电阻实际上是多晶硅上金属的电阻，晶片出厂测试的栅电阻测试也是金属电阻，真实的多晶硅的电阻却不能测试，因此多晶硅制备的制程如果发生了参数偏移(shift,orvariation)，譬如多晶硅的离子注入或者退火温度偏移了，是不能在最终的晶片出厂测试(WAT test)中检测到的，会影响到良率和可靠性。
中国专利CN200710037150涉及一种可减小N型掺杂栅极电阻的栅极侧墙制作方法。现有的栅极侧墙制作方法在制成栅极侧墙后，多晶硅栅极和有源区顶端仍留有厚度达20埃的二氧化硅层，如此将会阻挡后续在该多晶硅栅极和有源区上进行的离子注入，而使多晶硅栅极的电阻过高。本发明的可减小N型掺杂栅极电阻的栅极侧墙制作方法首先在已生成有多晶硅栅极和有源区的晶圆上制作一绝缘介质层，然后对该绝缘介质层进行干法刻蚀来形成侧墙图形，最后对该绝缘介质层进行湿法刻蚀来形成栅极侧墙，其中，该湿法刻蚀使多晶硅栅极和有源区顶端的绝缘介质层的厚度减小到10埃以下。采用本发明的方法可明显降低N型MOS管的栅极电阻，大大提高了N沟道MOS管的性能和良品率。
中国专利CN200510110604公开了一种平板电容结构及平板电容、栅极和电阻的形成工艺方法，它可以简化工艺，降低成本。在所述的平板电容结构中以多晶硅作为它的下极，在平板电容、栅极和电阻的形成工艺方法，它主要包括以下步骤，第一步，多晶硅化学气相沉积成长，并全面磷注入；第二步，层间介质化学气相沉积生长，并以光刻胶为掩膜刻蚀去除电容的下极及高阻以外的层间介质；第三步，金属层溅射；第四步，阻挡氧化层化学气相沉积成长；第五步，通过光刻胶掩膜刻蚀所述阻挡氧化层和所述金属层，形成电容上极和栅极和电阻的金属层，然后再用所述光刻胶和层间介质共同作掩膜刻蚀多晶硅，形成电容的下极和栅极、低阻层电阻、高阻层电阻的多晶硅。
中国专利CN200710096752公开了一种形成钨多金属栅极的方法，包括步骤：依次在半导体衬底上形成栅极绝缘层和多晶硅层；在该多晶硅层上沉积阻挡层；通过原子层沉积工艺在该阻挡层上沉积钨成核层；通过化学气相沉积工艺在该钨成核层上沉积钨层；在该钨层上沉积硬掩模层；以及蚀刻该硬掩模层、钨层、钨成核层、阻挡层、多晶硅层和栅极绝缘层。
中国专利CN200710003854涉及一种新型的一体化设计，能够生产功率MOSFET，特别是生产栅极和台面接触区使用的自对准多晶硅化物，以及使用多能量接触注入法通过自对准多晶硅化层生成传导体接触，通过自对准多晶硅化物与源区短路。一种槽金属氧化物半导体场效应晶体管MOSFET电池，其特征在于，包括一个被源区所环绕的槽栅，所述源区被围绕在位于基片底面上的漏区上方的体区中；其中，所述MOSFET电池进一步包括：一个源接触开口和一个通过保护绝缘层所开的栅极开口，以便在此注入接触金属接触，从而接触所述MOSFET电池的所述源极和所述栅极；和一层位于所述体区与台面接触区中源-体接触金属之间的自对准多晶硅化层和一层位于所述栅极与栅接触金属之间的自对准多晶硅化层，从而降低所述MOSFET电池的电阻。
当前多层栅结构利用的电阻实际上是多晶硅上金属的电阻，晶片出厂测试的栅电阻测试也是金属电阻，真实的多晶硅的电阻却不能测试。因此多晶硅制备的制程如果发生了参数漂移，譬如多晶硅的离子注入或者退火温度偏移，不能在最终的晶片出厂测试中检测到的，会影响到良率和可靠性。因此需要一种监测多晶硅制备工艺参数漂移的方法。
发明内容
鉴于上述问题，本发明的目的在于提供一种表征多层栅极(金属/多晶硅)中多晶硅电阻的方法，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。
本发明提供一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述多层栅极包括金属栅极和多晶硅栅极，所述方法的具体步骤如下：
步骤一:在衬底上生成多层栅极；
步骤二：进行光刻，用栅电阻光罩打开要测试的图案；
步骤三：然后进行干法蚀刻，直至多层栅极的金属层；
步骤四：最后进行湿法蚀刻，去除多层栅极的金属层，露出多晶硅；
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现：
所述步骤一中生成的多层栅极(金属/多晶硅)中的金属栅可以是W，Ti，Al，WN中的一种或其混合。
所述步骤一中生成的多层栅极(金属/多晶硅)中的金属栅依次为Ti/WN/W。
所述步骤一中的生成的多层栅极(金属/多晶硅)中的金属栅的厚度为
所述步骤一中生成的多层栅极(金属/多晶硅)中的金属栅的厚度依次为
所述步骤一中生成的多层栅极(金属/多晶硅)中的多晶硅栅的厚度为
所述步骤一中生成的多层栅极(金属/多晶硅)中的多晶硅栅的厚度优选为
所述的步骤一中生成的多层栅极(金属/多晶硅)中的多晶硅栅的宽度为0.12μm～2μm。
所述的方法的工艺步骤可在侧壁层形成之后的任何工艺步骤之间进行实施。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1绘示本发明涉及的一种表征多层栅极中多晶硅电阻方法的工艺流程图。
图2绘示本发明涉及的多层栅极测试结构的横向切面示意图。
附图标示：1.多晶硅栅，2.金属栅，3.SiN侧壁层，4.自对准的接触孔(CT)或者接触线(LITR)
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种表征多层栅极中多晶硅电阻方法，详细说明如下。
本发明的不同实施例将详述如下，以实施本发明的不同的技术特征，可理解的是，以下所述的特定实施例的单元和配置用以简化本发明，其仅为范例而不限制本发明的范围。
图2绘示本发明涉及的多层栅极测试结构的横向切面示意图。本发明提出的一种表征多层栅极(金属/多晶硅)中多晶硅电阻方法，该方法的工艺步骤可在侧壁层形成之后的任何工艺步骤之间进行实施，譬如可以在自对准蚀刻之前实施，也可以在自对准蚀刻之后实施，也可以在所有的后端金属层(BEOL)完成以后实施。然后再进行后续的工艺步骤。在有的制程中，有密封环的蚀刻步骤(Nitride Seal Ring Etch)，这个工艺是蚀刻氮化硅的，而且是自动停在金属上面的，那么本发明专利可以利用这层光罩和干法蚀刻步骤，只是增加了湿法刻蚀步骤，相当于零成本。
本发明提供的一种表征多层栅极(金属/多晶硅)中多晶硅电阻方法步骤如下：首先在衬底上生成多层栅极(金属/多晶硅)，其金属栅为Ti/WN/W，厚度为多晶硅栅的厚度为宽度为0.12μm～2μm。然后进行光刻，用栅电阻光罩打开要测试的图案，多晶硅光罩的关键尺寸b为0.14μm～2.5μm，c为0.5μm～10μm。接着进行干法蚀刻，直至多层栅极的金属层，最后进行湿法蚀刻，去除多层栅极的金属层，露出多晶硅。
本发明提供了一种方法和版图去测试多晶硅的电阻，可以很好的监测多晶硅的工艺参数有没有发生偏移(shift or variation)，譬如多晶硅的离子注入或者退火温度偏移了，就可以在晶片出厂之前的测试(WAT test)中监测到。一旦监测到，就可以反馈给相关的模组进行工艺参数的调整。而不需要在客户最终的良率和可靠性测试中才发现问题。譬如，把这个电阻设置为300+/-30ohm/sq，一旦超出了这个spec，就可以提示某步工艺步骤有漂移。本发明可以使得器件的缩小化(scalable)提供了必要的支持，对自对准工艺的制程提供了很好的监测手段。这是一种非常低成本的方法。在有的制程中，有密封环的蚀刻步骤(Nitride Seal Ring Etch)，那么本发明专利可以利用这层光罩和干法蚀刻步骤，只是增加了酸法刻蚀步骤，相当于零成本。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (8)
1.一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述多层栅极包括金属栅极和多晶硅栅极，所述方法的具体步骤如下：
步骤一:在衬底上生成多层栅极；
步骤二：进行光刻，用栅电阻光罩打开要测试的图案；
步骤三：然后进行干法蚀刻，直至多层栅极的金属层；
步骤四：最后进行湿法蚀刻，去除多层栅极的金属层，露出多晶硅，对所述多晶硅进行测试；
其中，所述的方法的工艺步骤可在侧壁层形成之后的任何步骤之间进行实施。
2.如权利要求1所述的一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述步骤一中生成的多层栅极中的金属栅是W，Ti，Al，WN中的一种或其混合。
3.如权利要求1所述的一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述步骤一中生成的多层栅极中的金属栅依次为Ti/WN/W。
4.如权利要求1所述的一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述步骤一中的生成的多层栅极中的金属栅的厚度为
5.如权利要求3所述的一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述步骤一中生成的多层栅极中的金属栅的厚度依次为
6.如权利要求1所述的一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述步骤一中生成的多层栅极中的多晶硅栅的厚度为
7.如权利要求1所述的一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述步骤一中生成的多层栅极中的多晶硅栅的厚度优选为
8.如权利要求1所述的一种表征多层栅极中多晶硅电阻的方法，其特征在于：所述的步骤一中生成的多层栅极中的多晶硅栅的宽度为0.12μm～2μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210077724.7A CN102623320B (zh) | 2012-03-22 | 2012-03-22 | 一种表征多层栅极中多晶硅电阻的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210077724.7A CN102623320B (zh) | 2012-03-22 | 2012-03-22 | 一种表征多层栅极中多晶硅电阻的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102623320A CN102623320A (zh) | 2012-08-01 |
| CN102623320B true CN102623320B (zh) | 2015-04-22 |
Family
ID=46563165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210077724.7A Active CN102623320B (zh) | 2012-03-22 | 2012-03-22 | 一种表征多层栅极中多晶硅电阻的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102623320B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104599992B (zh) * | 2014-12-26 | 2018-06-01 | 上海华虹宏力半导体制造有限公司 | 闪存产品自对准光刻工艺测试方法 |
| CN107993950A (zh) * | 2017-11-21 | 2018-05-04 | 长江存储科技有限责任公司 | 一种用于三维存储器阵列区共源极的测量方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198144B1 (en) * | 1999-08-18 | 2001-03-06 | Micron Technology, Inc. | Passivation of sidewalls of a word line stack |
| CN1716543A (zh) * | 2004-06-14 | 2006-01-04 | 南亚科技股份有限公司 | 多层堆栈栅极结构及其制作方法 |
| CN101241852A (zh) * | 2007-02-06 | 2008-08-13 | 中芯国际集成电路制造(上海)有限公司 | 一种可减小n型掺杂栅极电阻的栅极侧墙制作方法 |
| CN101872726A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 半导体器件的制造方法 |
-
2012
- 2012-03-22 CN CN201210077724.7A patent/CN102623320B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198144B1 (en) * | 1999-08-18 | 2001-03-06 | Micron Technology, Inc. | Passivation of sidewalls of a word line stack |
| CN1716543A (zh) * | 2004-06-14 | 2006-01-04 | 南亚科技股份有限公司 | 多层堆栈栅极结构及其制作方法 |
| CN101241852A (zh) * | 2007-02-06 | 2008-08-13 | 中芯国际集成电路制造(上海)有限公司 | 一种可减小n型掺杂栅极电阻的栅极侧墙制作方法 |
| CN101872726A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 半导体器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102623320A (zh) | 2012-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5205011B2 (ja) | 不揮発性半導体装置およびその製造方法 | |
| TWI451562B (zh) | 操作具有氧化／氮化多層絕緣結構非揮發記憶胞之方法 | |
| KR100801078B1 (ko) | 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법 | |
| US8778761B2 (en) | Method of manufacturing semiconductor device | |
| CN102280492B (zh) | 非易失性半导体存储器晶体管、非易失性半导体存储器及非易失性半导体存储器的制造方法 | |
| CN102315252B (zh) | 共享源线的闪存单元及其形成方法 | |
| CN103681687A (zh) | 三维半导体存储装置及其制造方法 | |
| TWI720350B (zh) | 分柵式非揮發性記憶體及其製備方法 | |
| JP2012235123A (ja) | 半導体素子及びその製造方法 | |
| CN105720060A (zh) | 具有在fdsoi衬底中形成的垂直选择栅极的存储器单元 | |
| CN100533772C (zh) | 耦合率增大的浮栅存储单元 | |
| KR20100092666A (ko) | 비휘발성 메모리 셀 및 그의 제조방법 | |
| CN104681498B (zh) | 存储器件及其制造方法 | |
| TWI390713B (zh) | 非揮發性半導體記憶裝置及其製造方法 | |
| TWI251323B (en) | Bit line structure and method for fabricating it | |
| US9147835B2 (en) | Tunnel transistor structure integrated with a resistance random access memory (RRAM) and a manufacturing method thereof | |
| CN102623320B (zh) | 一种表征多层栅极中多晶硅电阻的方法 | |
| CN101777562B (zh) | 浮栅非挥发半导体存储器及其制造方法 | |
| CN104617048A (zh) | 快闪存储器及其形成方法 | |
| US20070155098A1 (en) | Method of manufacturing NAND flash memory device | |
| US20150311306A1 (en) | Metal-oxide-semiconductor (mos) transistor structure integrated with a resistance random access memory (rram) and the manufacturing methods thereof | |
| CN101800251B (zh) | 电荷俘获非挥发半导体存储器及其制造方法 | |
| CN106611796A (zh) | P型mos闪存存储单元、存储器及其制备方法 | |
| US11705526B2 (en) | Method of fabricating semiconductor memory device | |
| CN101807579A (zh) | 电荷俘获非挥发半导体存储器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |