CN100533772C - 耦合率增大的浮栅存储单元 - Google Patents

Abstract

介绍了一种增大浮栅非易失性半导体器件的控制栅(18)和浮栅(14)之间的耦合率的方法。在根据本发明的叠层栅浮栅晶体管中，导电间隔层(24)用在叠层的两侧。优选借助导电层(34)将导电间隔层(24)电流性连接到控制栅(18)，而借助绝缘层(22)将其与浮栅(14)隔开。导电间隔层(24)与浮栅(14)的侧壁之间的电容(C1，C2)增加到控制栅(18)和浮栅(14)之间的正常电容。

Description

耦合率增大的浮栅存储单元

技术领域

本发明涉及具有浮栅(FG)与控制栅(CG)的耦合率(也称做耦合系数)增大的非易失性浮栅半导体存储器件、形成这种半导体器件的方法以及使用这种半导体器件的超高密度的非易失性存储器(NVM)。NVM的一些例子包括EPROM、EEPROM以及快闪存储单元。

背景技术

NVM广泛用在商业和军事电子装置和设备中，例如手持电话、无线电以及数字照相机，这些电子装置的市场不断需要具有更低电源电压、更低功耗以及芯片尺寸降低的器件。

快闪存储器或快闪存储单元包括MOSFET，在控制栅和沟道区之间具有一个(或多个)浮栅，浮栅和控制栅由薄的电介质层隔开。随着制造技术的改进，FG的尺寸已减小到亚微米级别。通过隧穿氧化物势垒，电子(或空穴)注入到浮栅内。存储在FG中的电荷改变了器件的阈值电压。以此方式，存储了数据。CG控制FG的电位。FG与CG的耦合率，其与FG和CG之间的面积重叠有关，影响了快闪存储器的读取/写入速度。而且，耦合率越好(越高)，可以降低的存储单元所需工作电压越多。

虽然在过去的几年之中非易失性FG的单元尺寸持续减小，但是编程和擦除需要的电压没有按比例缩小到相同程度。在先进一代的工艺中，这变得越来越成为负担，特别是对于嵌入式NVM应用，由于在这些工艺中集成外围电路的相关高压晶体管变得越来越困难和昂贵。

以上观察同样适用于任何编程/擦除机理，但是当使用富勒-诺德海姆隧穿机理时最明显。不按比例的编程/擦除电压的原因仅在于，对于可靠性原因，隧道氧化物的厚度不再随单元的横向尺寸而按比例变化。

编程/擦除期间降低需要的CG电压的措施是增大CG与FG之间的容性耦合率(α_cg)。例如在US-6069382中采用了该措施。该专利中介绍了NVM单元，其包括具有与形成在衬底上的隧道层接触的底表面的FG、沿存储单元的两个垂直方向取向的顶表面和侧壁表面。介质层覆盖了至少一部分顶表面，并覆盖了至少一部分沿垂直方向取向的表面。CG基本上覆盖FG的所有表面区域，以上提到的电介质层将两个栅极电隔离。以此方式，由于增加了重叠面积，FG与CG之间的耦合率增大，但是单元尺寸同样增加，

发明内容

本发明的一个目的是提供一种FG与CG的耦合率增大(增大的α_cg)，同时没有显著增加器件尺寸的半导体器件及其制造方法。

通过根据本发明的器件和方法实现了以上目的。

本发明提供了一种浮栅与控制栅耦合率增大(增加)的非易失性浮栅半导体存储器件，包括：

-具有平坦表面的衬底，

-包括衬底上的浮栅(FG)和控制栅(CG)的叠层，该叠层具有相对于平坦表面基本上垂直延伸的两个相对壁，

-与叠层的每个相对壁相关的导电间隔层，

-叠层的每个相对壁与相关的导电间隔层之间的绝缘层，以及

-每个导电间隔层和控制栅之间的电流性(galvanic)接触。

具有导电间隔层的器件可以使用自对准工艺制备。因此，得到的半导体存储器件小于通过非自对准工艺制备的现有技术半导体存储器件得到的器件。

借助覆盖层或借助绝缘间隔层可以形成绝缘层。如果使用绝缘间隔层，那么通过导电间隔层与控制栅之间的直接接触可以形成每个导电间隔层与控制栅之间的电流性接触。在两种情况中(覆盖层或绝缘间隔层作为侧壁电介质)，借助至少一部分导电间隔层和至少一部分控制栅之上的导电层，例如硅化物层，可以实现电流性接触。导电间隔层和控制栅可以在其不被另一层覆盖的任何位置都被导电层覆盖。在导电间隔层旁边可以提供绝缘间隔层。

本发明还提供一种在具有平坦表面的衬底上制备具有浮栅与控制栅耦合率增大(增加)的非易失性浮栅半导体存储器件。该方法包括以下步骤：

-在衬底上形成包括浮栅和控制栅的叠层，该叠层具有相对于平坦表面基本上垂直延伸的两个相对壁，

-形成与叠层的每个相对壁相关的导电间隔层，

-形成叠层的每个相对壁与相关的导电间隔层之间的绝缘层，以及

-形成每个导电间隔层和控制栅之间的电流性接触。

通过形成导电间隔层，使用了自对准工艺。因此，得到的半导体存储器件小于通过非自对准工艺制备的现有技术半导体存储器件得到的器件。

形成绝缘层的步骤可以包括淀积覆盖层或形成绝缘间隔层。如果形成绝缘间隔层，那么形成电流性接触的步骤可以包括提供导电间隔层和控制栅之间的直接接触。形成每个导电间隔层和控制栅之间的电流性耦合的步骤还可以包括，通过硅化在至少一部分导电间隔层和至少一部分控制栅之上形成导电层。

可以在导电间隔层旁边提供绝缘间隔层。

本发明还提供一种包括根据本发明的半导体存储器件的非易失性存储器。非易失性存储器例如可以是快闪存储器或EEPROM。这种包括根据本发明的半导体存储器件的非易失性存储器可以制得小于现有技术的非易失性存储器。该存储器可以在较低的电压下编程和/或擦除，由此解决了外围电路中对高压晶体管的要求。可选地，不使用减小的电压，这种非易失性存储器可用于具有更快的擦除和编程时间。

从下面结合附图借助例子说明本发明原则的详细说明中，本发明的其它特点、特征和优点将变得显而易见。

本说明仅为示例，没有限定本发明的范围。下面引用的参考图是指附图。

附图说明

图1为衬底表面上常规的FG/电介质/CG叠层的示意性垂直剖面图。

图2为在垂直于图1的剖面方向的方向中，图1的FG/电介质/CG叠层的示意性垂直剖面图。

图3为图1叠层的示意性垂直剖面图，根据本发明的一个实施例，在其上提供了侧壁电介质，侧壁电介质为覆盖层。

图4为图1叠层的示意性垂直剖面图，根据本发明的一个实施例，在其上提供了侧壁电介质，侧壁电介质为TEOS间隔层。

图5为图3的半导体器件的示意性垂直剖面图，在其上形成有导电层。

图6为图5的半导体器件的示意性垂直剖面图，其中根据本发明形成了导电间隔层。

图7为形成了重掺杂的漏和源区以及绝缘间隔层之后，图6的半导体器件的第一实施例示意性垂直剖面图。

图8为形成了绝缘间隔层以及重掺杂的漏和源区之后，图6的半导体器件的第二实施例示意性垂直剖面图。

图9为在控制栅和导电间隔层之上形成了导电层后，图7的半导体器件的示意性垂直剖面图，该层将CG电连接到导电间隔层。

图10为根据本发明的半导体器件的示意性垂直剖面图，其中借助TEOS间隔层形成了侧壁电介质。

具体实施方式

在不同的图中，相同的参考数字表示相同或类似的元件。

参考特定的实施例和某些附图介绍了本发明，但是本发明不限于此，仅由权利要求书限定，介绍的附图仅为示意性的并且为非限定性的。在本说明书和权利要求中使用的术语“包括”不排除其它元件或步骤。当指单个名词时，使用了不定冠词或定冠词，例如“一个”、“该”，这包括多个名词，除非特别指出。

根据本发明，在第一步骤中，提供了衬底10或衬底中的阱。在本发明的实施例中，术语“衬底”包括可以使用的任何下层材料，或者其上可以形成器件、电路或外延层。在其他可选实施例中，该“衬底”可以包括半导体衬底，例如掺杂的硅、砷化镓(GaAs)、磷砷化镓(GaAsP)、锗(Ge)或硅锗(SiGe)衬底。除半导体衬底部分之外，“衬底”还可以包括例如绝缘层，例如SiO₂或Si₃N₄层。由此，术语衬底还包括玻璃上硅，蓝宝石衬底上硅。由此术语“衬底”用于通常限定位于所关注的层或部分下方的用于各层的元件。同样，“衬底”可以是其上形成有层的任何其它基底，例如玻璃或金属层。在下面的工艺中，主要参考硅工艺介绍，但是技术人员应该理解可以在其它的半导体材料系统上实施本发明，并且技术人员可以选择采用合适的材料作为下面介绍的电介质和导电材料的等效物。

借助场氧化物11，例如用浅沟槽绝缘(STI)工艺限定有源区。这定义了晶体管的宽度W，如图2所示。图2为垂直于图1的剖面图方向中的剖面。

如图1所示，在衬底10的顶部，包括二氧化硅的隧道氧化物(Tox)层12，例如是通过在其氧气流气氛中约600到1000℃之间的温度下，将其热生长到约6到15nm之间的厚度而形成的。可选地，干法氧化可用于生长隧道氧化物层12。

在隧道氧化物层12的顶部，淀积以后将形成FG的第一多晶硅层14。优选通过CVD工序淀积第一多晶硅层至厚度约50到400nm之间。多晶硅层14的掺杂，是在淀积期间例如借助添加砷或磷化氢到硅烷气氛中原位实现的，或者借助离子注入工序，使用例如施加到本征多晶硅层的砷或磷离子实现的。

第一多晶硅层14以槽缝15构图，如图2所示。这些槽缝用于将相邻的浮栅相互隔离(浮栅位于相同的字线上但是不同的位线上)。

多晶间电介质(IPD)16形成在FG多晶硅层14上。该IPD 16包括如氧化硅的电介质材料，并且可以借助任何合适的方法，例如LPCVD或PECVD工艺，淀积至约10到30nm之间的等效氧化物厚度(EOT)。IPD 16优选包括其它绝缘材料，例如氧化物氮化物氧化物(ONO)层，并且可以通过常规的技术形成或生长。ONO层包括二氧化硅、氮化硅和二氧化硅的连续层。

形成IPD层16之后，淀积CG多晶硅18。可以通过LPCVD工序将行CG多晶硅18淀积到约50到400nm之间的厚度。CG多晶硅层18的掺杂，是在淀积期间例如借助添加适当的掺杂剂杂质，如砷或磷化氢到硅烷气氛中来原位实现的，或者借助离子注入工序，使用这种掺杂剂，例如施加到本征多晶硅层的砷或磷离子实现的。

形成层12，14，16，18之后，蚀刻叠层，如图1所示。

进行轻掺杂漏(LDD)或中度掺杂漏(MDD)注入20，即用10¹³-10¹⁴原子/cm²数量级的剂量在衬底10中杂质注入。该LDD注入20的目的是在要形成的漏/源与隧道氧化物12下面的沟道之间产生降低的掺杂梯度，其降低了漏/源附近的沟道中的最大电场。

到这里为止可以使用常规的工艺。

此后，如图3和4所示，侧壁电介质22—例如(氮化的)氧化硅—淀积或生长在衬底10和栅极叠层14，16，18上。这可以实现为覆盖层，如图3所示，但是可选地可以使用如TEOS间隔层的电介质间隔层，如图4所示。使用覆盖层具有很好的台阶覆盖的优点。使用电介质间隔层具有以下缺点，即导电间隔层204的底部绝缘的产生(导电间隔层204与源/漏28，30之间)需要附加的工艺步骤，以形成绝缘层23。然而，其有另一个优点，如下参考图10进行解释。可以使用合适的电介质间隔层过蚀刻，由此CG的顶部侧壁25没有被电介质间隔层22覆盖。代替TEOS间隔层，也可以使用氮化物间隔层。侧壁电介质22优选具有与IPD 16相同数量级的电厚度。

接下来，例如为多晶硅间隔层的导电间隔层24(参见图6)沿栅极叠层14，16，18形成。这可以通过首先在侧壁电介质22上形成多晶硅层26完成，如图5所示，其是指侧壁电介质22已由覆盖层形成的情况(图3)。此后，使用侧壁电介质22对于主蚀刻的端点检测，进行各向异性蚀刻。应该注意，这是自对准工艺而不需要掩模步骤。多晶硅间隔层蚀刻之后的是除去所有未覆盖的侧壁电介质22的蚀刻。结果显示在图6中。

如果通过电介质间隔层已经形成侧壁电介质22(图4)，则在各向异性蚀刻多晶硅层26之前需要掩模步骤。多晶硅间隔层蚀刻之后的是除去绝缘层23的所有未覆盖部分的蚀刻。

如果使用覆盖层作为侧壁电介质22，则借助侧壁电介质22，多晶硅间隔层24与浮栅14和控制栅18绝缘。如果使用过蚀刻的TEOS间隔层，则借助TEOS间隔层，浮栅14与多晶硅间隔层24绝缘，而控制栅18仅部分地与多晶硅间隔层24绝缘(控制栅18的顶部侧壁25直接接触多晶硅间隔层24)。

随后，多晶硅间隔层24可以用做重掺杂漏区(HDD)注入的偏移(offset)间隔层，由此形成了源和漏区28，30，如图7所示。重掺杂注入具有10¹⁵原子/cm²的杂质浓度。叠置的栅极不与重掺杂的源和漏区28，30重叠。如前所述，LDD结构20确保了漏极沟道区中的低掺杂剂梯度，其降低了漏—沟道和源—沟道界面中的最大电场。

在该重掺杂注入和其激活之后，在多晶硅间隔层24旁边形成绝缘间隔层32，例如氮化物间隔层或TEOS间隔层。在0.12μm工艺中，例如可以使用组合的TEOS-氮化物间隔层，组合的间隔层的总厚度约80nm(例如，20nm的TEOS和60nm的氮化物)。可以改变间隔层的组分和尺寸。绝缘间隔层32可以防止导电间隔层24和源和漏区28，30在随后的硅化步骤期间的桥接，由于这会导致CG18与源和漏区28，30短路。新的状态显示在图7中。

在可选的实施例中，形成绝缘间隔层32之后可以进行HDD注入，在这种情况下LDD/MDD区20将更长，如图8所示。该措施易于结合到现有的CMOS工艺内，由于HDD注入通常在间隔层形成之后进行。

如果使用绝缘间隔层定义HDD偏移，如图8的实施例，那么它们的尺寸很关键。如果它们仅用于防止桥接(如图7的实施例)，那么尺寸不是很重要或者根本不重要。

最后，要完成前端工艺，如果已使用了覆盖层侧壁电介质22，则未覆盖的硅和多晶硅区域提供有导电层34，例如，它们可以被硅化。在多晶硅间隔层24没有被另一层(如果是绝缘间隔层32)覆盖的任何位置中对多晶硅间隔层24进行硅化。绝缘间隔层32上没有发生桥接。由于多晶硅间隔层24和控制栅18之间非常短的距离(侧壁电介质22优选具有小于30nm的厚度)，因此发生了桥接，并且在图9中标为B1，B2的位置处间隔层24和CG 18将被互连。应该注意，CG 18和多晶硅间隔层24沿整个字线长度相邻(为垂直于纸平面的方向)，其意味着局部缺少桥接没有妨碍单元工作。

如果TEOS间隔层已经提供作为侧壁电介质22，则多晶硅间隔层24被直接缩短到CG 18，由此得到了多晶硅间隔层24和CG 18之间的电流性接触。然而，例如通过硅化未覆盖的硅和多晶硅区仍然可以提供导电层(图中没有表示)。图10中使出了根据本发明该实施例的单元布局的剖面图，但没有辅助的导电层。

以上步骤之后，可以采用标准的后端工艺以完成存储器。

根据本发明的单元实施例的布局剖面图(覆盖层作为侧壁电介质22)显示在图9中。它包括具有平坦表面的衬底10上常规的叠置栅极浮栅晶体管，具有相对于平坦表面垂直延伸的相对壁的叠层14，16，18。根据本发明的器件在叠层14，16，18两侧都具有导电间隔层24。例如通过导电层34，例如硅化物层，导电间隔层24电连接到CG 18。借助非导电层22将导电间隔层24与FG 14隔开。导电间隔层24和FG 14之间的电容(图9中标记C1，C2所示)增加到CG 18与FG14之间的“正常”电容(跨越FG 14与CG 18之间的电介质层16)，由此显著增大了相互容性耦合。

这显示在下面指示的计算中：

如果0.12CMOS工艺中的快闪晶体管具有以下尺寸(图1和2中指示的)：

L＝150nm  　　　　(晶体管长度)

W＝160nm　　　　　(晶体管宽度)

K＝320nm　　　　　(浮栅宽度)

t_ox＝8.5nm　　　　(隧道氧化物的厚度)

t_lpd＝15nm　　　　(IPD的等效电厚度)

h＝150nm　　　　　(浮栅厚度)

然后，对于没有导电间隔层的现有技术器件，得到以下耦合率α_cg：

$A_{\mathrm{ox}}=\mathrm{WxL}=2.4x{10}^{-14}{m}^2\⇒C_{\mathrm{ox}}={\mathrm{\ϵ}}_0{\mathrm{\ϵ}}_r{A}_{\mathrm{ox}}/t_{\mathrm{ox}}=9.75x{10}^{-17}F$

$A_{\mathrm{ipd}}=\mathrm{Wx}(2h+K)=9.92x{10}^{-14}{m}^2\⇒C_{\mathrm{ipd}}={\mathrm{\ϵ}}_0{\mathrm{\ϵ}}_r{A}_{\mathrm{ipd}}/t_{\mathrm{ipd}}=2.28x{10}^{-16}F$

α_og＝C_lpd/(C_lpd+C_ox)＝0.69

对于具有根据本发明的导电层的器件，得到以下耦合率α_cg：

C_ox保持未改变：C_ox＝ε₀ε_rA_ox/t_ox＝9.75 x 10^-17F

由于A_ipd变得更大，C_lpd变得更大：

$A_{\mathrm{ipd}}=\mathrm{Wx}(2h+K)+\left(2\mathrm{hxK}\right)=1.95x{10}^{-13}{m}^2\⇒C_{\mathrm{ipd}}=4.49x{10}^{-16}F$

α_cg＝C_lpd/(C_lpd+C_ox)＝0.82

这意味着在给出的例子中，获得了的耦合率增大，或者编程和擦除需要的电压可以降低几乎20％。

由于该增大的耦合系数，单元可以在更低的电压下编程和/或擦除，由此缓解了外围电路中对高压晶体管的要求。可选地，不使用降低的电压，这种增大的耦合系数可用于更快的擦除和编程时间。

导电间隔层24和衬底10之间的绝缘层27能在编程和擦除期间维持源或漏区28，30与CG 18之间发生的高电压。

应该理解虽然这里根据本发明的器件和方法介绍了具体的构成和结构以及材料，但是可以不脱离本发明的精神和范围做出修改。例如，尽管图9中的单元结构为简单的1晶体管闪存单元，相同的原则同样适用于其它单元类型(例如，2晶体管闪存单元)。

Claims (7)

1.具有浮栅与控制栅的耦合率的非易失性浮栅半导体存储器件，包括：

-具有平坦表面的衬底，

-包括衬底上的浮栅和控制栅的叠层，该叠层具有相对于平坦表面基本上垂直延伸的两个相对壁，

-与叠层的每个相对壁相关的导电间隔层，

-在叠层的每个相对壁与相关的导电间隔层之间的绝缘层，以及

-每个导电间隔层和控制栅之间的电流性接触；

其中，控制栅通过绝缘层至少部分地与导电间隔层绝缘，以及借助至少一部分导电间隔层和至少一部分控制栅之上的导电层，实现导电间隔层与控制栅之间的电流性接触。

2.根据权利要求1的半导体存储器件，其中叠层还包括电介质层。

3.根据权利要求1的半导体存储器件，其中借助淀积覆盖层形成该绝缘层。

4.根据权利要求1的半导体存储器件，其中导电层是硅化物层。

5.根据权利要求1的半导体存储器件，还包括在导电间隔层旁边的绝缘间隔层。

6.在具有平坦表面的衬底上制作具有浮栅与控制栅耦合率的非易失性浮栅半导体存储器件的方法，包括以下步骤：

-在衬底上形成包括浮栅和控制栅的叠层，该叠层具有相对于平坦表面基本上垂直延伸的两个相对壁，

-形成与叠层的每个相对壁相关的导电间隔层，

-形成叠层的每个相对壁与相关的导电间隔层之间的绝缘层，以使绝缘层位于叠层的每一个相对壁以及相关的导电间隔层之间，以及

-形成每个导电间隔层和控制栅之间的电流性接触，

其中，形成绝缘层和导电间隔层，以使控制栅通过绝缘层至少部分地与导电间隔层绝缘；以及

借助至少一部分导电间隔层和至少一部分控制栅之上的导电层，实现导电间隔层与控制栅之间的电流性接触。

7.包括根据权利要求1到5之一的半导体存储器件的非易失性存储器。

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