CN103715076B - 提高分栅式闪存中控制栅极对浮栅的耦合系数的方法 - Google Patents

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Abstract

本发明提供了一种提高分栅式闪存中控制栅极对浮栅的耦合系数的方法。在衬底上形成由闪存分栅单元结构组成的闪存单元阵列，闪存单元阵列的每一排的最外侧形成有布置在浅沟槽隔离区中的连接接触孔单元；每一排的闪存分栅单元结构的栅极结构的相应控制栅极是连接在一起；连接接触孔单元的栅极结构中形成有与其所在的排的闪存分栅单元结构的控制栅极相连的控制多晶硅；对连接接触孔单元的衬底表面的氧化物层进行刻蚀以便暴露出控制多晶硅，保留闪存分栅单元结构的衬底表面的氧化物层；在闪存分栅单元结构的栅极结构及连接接触孔单元的栅极结构两侧形成相互连接的连接侧墙，连接侧墙布置在连接接触孔单元的暴露的控制多晶硅的表面上，并布置在闪存分栅单元结构的衬底表面上的氧化物层上。

Description

提高分栅式闪存中控制栅极对浮栅的耦合系数的方法
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种提高分栅式闪存中控制栅极对浮栅的耦合系数的方法。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。
图1示意性地示出了根据现有技术的闪存分栅单元结构。
如图1所示，根据现有技术的闪存分栅单元结构包括与位于衬底10中的漏极及源极(未具体示出)；源极上方的双栅结构500中依次形成有第一浮栅520、第一控制栅510，漏极的双栅结构600中上方依次形成有第二浮栅620、第二控制栅610；所述衬底10上还形成有位于所述第一浮栅和第二浮栅之间的选择栅400(即字线)；每个闪存分栅单元结构的第一浮栅520、第一控制栅510、第二浮栅620和第二控制栅610与所述选择栅之间还形成有一层氧化层700，以便进行隔离。
但是，根据现有技术的闪存分栅单元结构中控制栅比浮栅短，如图1所示，从而降低了控制栅与浮栅之间的耦合系数，即第一浮栅520与第一控制栅510之间的耦合系数以及第二浮栅620与第二控制栅610之间的耦合系数。
因此，希望能够提供一种能够有效提高分栅式闪存中控制栅极对浮栅耦合系数的方法，从而能够降低擦除和编程操作时控制栅上所需的电压。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够提高分栅式闪存中控制栅极对浮栅的耦合系数的方法。
为了实现上述技术目的，根据本发明，提供了一种提高分栅式闪存中控制栅极对浮栅的耦合系数的方法，包括：
在衬底上形成由闪存分栅单元结构组成的闪存单元阵列，其中闪存单元阵列的每一排的最外侧形成有布置在浅沟槽隔离区中的控制栅接触孔连接接触孔单元；其中，每一排的闪存分栅单元结构的栅极结构的相应控制栅极是连接在一起；而且其中，连接接触孔单元具有栅极结构，连接接触孔单元的栅极结构中形成有与其所在的排的闪存分栅单元结构的控制栅极相连的控制多晶硅；并且，在闪存分栅单元结构的衬底表面以及连接接触孔单元的衬底表面形成有氧化物层；
对连接接触孔单元的衬底表面的氧化物层进行刻蚀以便暴露出控制多晶硅，同时保留闪存分栅单元结构的衬底表面的氧化物层；
在闪存分栅单元结构的栅极结构以及连接接触孔单元的栅极结构两侧形成相互连接的连接侧墙，由此连接侧墙直接布置在连接接触孔单元的暴露的控制多晶硅的表面上，并且布置在闪存分栅单元结构的衬底表面上的氧化物层上。
优选地，每一排指的是每一行或者每一列。
优选地，连接侧墙的材料是多晶硅。
优选地，每一排的闪存分栅单元结构的栅极结构的选择栅极是连接在一起。
优选地，连接接触孔单元的栅极结构中形成有与其所在的排的闪存分栅单元结构的选择栅极相连的选择多晶硅结构。
由此，虽然连接侧墙和闪存分栅单元结构的控制栅极在闪存分栅单元结构处并不直接连接，但是由于连接侧墙和连接接触孔单元的控制多晶硅连接，而控制多晶硅又连接至同一排的闪存分栅单元结构的控制栅极，所以使得闪存分栅单元结构的连接侧墙和控制栅极连接在一起，由此连接侧墙在与浮栅耦合时成为了控制栅的一部分，使得控制栅与浮栅之间的电容就会大大增加，从而增加耦合系数。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据现有技术的分栅式闪存结构。
图2至图7示意性地示出了根据本发明优选实施例的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法的各个步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图2至图7示意性地示出了根据本发明优选实施例的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法的各个步骤。
如图2至图7所示，根据本发明优选实施例的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法包括：
第一步骤：在衬底10上形成由闪存分栅单元结构100(如图2所示)组成的闪存单元阵列，其中闪存单元阵列的每一排(例如每一行或者每一列)的最外侧形成有布置在浅沟槽隔离区11中的连接接触孔单元200(如图3所示)。
其中，每一排(例如每一行或者每一列)的闪存分栅单元结构100的栅极结构的相应控制栅极22是连接在一起，而且，每一排(例如每一行或者每一列)的闪存分栅单元结构100的栅极结构的选择栅极23(即，选择线多晶硅)也是连接在一起。而且其中，连接接触孔单元200也具有栅极结构，栅极结构中形成有与其所在的排的闪存分栅单元结构100的控制栅极22相连的控制多晶硅201以及与其所在的排的闪存分栅单元结构100的选择栅极23相连的选择多晶硅结构202。
并且，除了添加了连接接触孔单元200之外，与现有技术不同之处还在于，在根据本发明优选实施例的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法中，使得在闪存分栅单元结构100的衬底表面以及连接接触孔单元200的衬底表面形成有氧化物层30，例如可以通过高温热氧化来整体地形成厚度例如为120A的氧化物层。
实际上，连接接触孔单元200是在闪存制造工艺中形成，在形成浮栅21之后，形成浅沟槽隔离区11，此后在形成控制栅极22(例如，控制栅极22和控制栅极22之间还形成有ONO(氧化物-氮化物-氧化物)结构24)的步骤中同样地在浅沟槽隔离区11中形成控制多晶硅201，在形成选择栅极23的步骤中同样地在浅沟槽隔离区11中形成选择多晶硅结构202，即可。
第二步骤：对连接接触孔单元200的衬底表面的氧化物层30进行刻蚀以便暴露出控制多晶硅201(如图5所示)，同时保留闪存分栅单元结构100的衬底表面的氧化物层30(如图4所示)。
第三步骤：在闪存分栅单元结构100的栅极结构以及连接接触孔单元200的栅极结构两侧形成相互连接的连接侧墙40(如图6和图7所示)，由此连接侧墙40直接布置在连接接触孔单元200的暴露的控制多晶硅201的表面上，并且布置在闪存分栅单元结构100的衬底表面上的氧化物层30上。例如，连接侧墙40的材料也是多晶硅。
由此，虽然连接侧墙40和闪存分栅单元结构100的控制栅极22在闪存分栅单元结构100处并不直接连接，但是由于连接侧墙40和连接接触孔单元200的控制多晶硅201连接，而控制多晶硅201又连接至同一排的闪存分栅单元结构100的控制栅极22，所以使得闪存分栅单元结构100的连接侧墙40和控制栅极22连接在一起，由此连接侧墙40在与浮栅耦合时成为了控制栅的一部分，使得控制栅与浮栅之间的电容就会大大增加，从而增加耦合系数。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (5)

1.一种提高分栅式闪存中控制栅极对浮栅的耦合系数的方法，其特征在于包括：
在衬底上形成由闪存分栅单元结构组成的闪存单元阵列，其中闪存单元阵列的每一排的最外侧形成有布置在浅沟槽隔离区中的连接接触孔单元；其中，每一排的闪存分栅单元结构的栅极结构的相应控制栅极是连接在一起的；而且其中，连接接触孔单元具有栅极结构，连接接触孔单元的栅极结构中形成有与其所在的排的闪存分栅单元结构的控制栅极相连的控制多晶硅；并且，在闪存分栅单元结构的衬底表面以及连接接触孔单元的衬底表面形成有氧化物层；
对连接接触孔单元的衬底表面的氧化物层进行刻蚀以便暴露出控制多晶硅，同时保留闪存分栅单元结构的衬底表面的氧化物层；
在闪存分栅单元结构的栅极结构的两侧形成有连接侧墙，在连接接触孔单元的栅极结构的两侧形成有连接侧墙，所述闪存分栅单元结构的栅极结构的两侧形成的连接侧墙与所述连接接触孔单元的栅极结构的两侧形成的连接侧墙相互连接，由此连接侧墙直接布置在连接接触孔单元的暴露的控制多晶硅的表面上，并且布置在闪存分栅单元结构的衬底表面上的氧化物层上。
2.根据权利要求1所述的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法，其特征在于，每一排指的是每一行或者每一列。
3.根据权利要求1或2所述的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法，其特征在于，连接侧墙的材料是多晶硅。
4.根据权利要求1或2所述的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法，其特征在于，每一排的闪存分栅单元结构的栅极结构的选择栅极是连接在一起的。
5.根据权利要求4所述的提高分栅式闪存中控制栅极对浮栅的耦合系数的方法，其特征在于，连接接触孔单元的栅极结构中形成有与其所在的排的闪存分栅单元结构的选择栅极相连的选择多晶硅结构。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159801A (en) * 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
CN1653621A (zh) * 2002-05-08 2005-08-10 皇家飞利浦电子股份有限公司 耦合率增大的浮栅存储单元
CN103346157A (zh) * 2013-06-28 2013-10-09 上海宏力半导体制造有限公司 分栅式闪存结构及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100442090B1 (ko) * 2002-03-28 2004-07-27 삼성전자주식회사 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법
TWI220316B (en) * 2003-05-22 2004-08-11 Powerchip Semiconductor Corp Flash memory cell, flash memory cell array and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159801A (en) * 1999-04-26 2000-12-12 Taiwan Semiconductor Manufacturing Company Method to increase coupling ratio of source to floating gate in split-gate flash
CN1653621A (zh) * 2002-05-08 2005-08-10 皇家飞利浦电子股份有限公司 耦合率增大的浮栅存储单元
CN103346157A (zh) * 2013-06-28 2013-10-09 上海宏力半导体制造有限公司 分栅式闪存结构及其制造方法

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