CN105575784A - 分离栅极式闪存的制作方法及分离栅极式闪存 - Google Patents

Abstract

本申请公开了一种分离栅极式闪存的制作方法及分离栅极式闪存。其中，该制作方法包括：提供半导体基体，包括核心存储区和外围电路区，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层；形成覆盖栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层；刻蚀位于核心存储区上的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅；刻蚀位于外围电路区上的多晶硅层，以形成外围栅极。该制作方法以自对准方式形成了字线栅，从而使得所形成的各字线栅的对称性得以提高，进而提高了分离栅极式闪存的性能。

Description

分离栅极式闪存的制作方法及分离栅极式闪存

技术领域

本申请涉及半导体集成电路的技术领域，具体而言，涉及一种分离栅极式闪存的制作方法及分离栅极式闪存。

背景技术

分离栅极式闪存具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。现有分离栅极式闪存通常包括具有核心存储区和外围电路区的半导体基体，设置于核心存储区上的至少一对栅极叠层结构，设置于每对栅极叠层结构的外侧的字线栅，设置于每对栅极叠层结构中相邻侧壁介质层之间的可擦除栅，以及设置于外围电路区的外围栅极。其中，栅极叠层结构包括沿远离半导体基体的方向上依次形成的浮栅氧化物层、浮栅、ONO层、控制栅和硬掩膜层。

图1至图5示出了上述分离栅极式闪存的制作方法。该制作方法包括以下步骤：首先，提供包括核心存储区11′和外围电路区12′的半导体基体，且核心存储区11′上形成有至少一对栅极叠层结构20′和覆盖在栅极叠层结构20′的侧面的侧壁介质层30′，其中栅极叠层结构20′包括浮栅氧化物层21′、浮栅22′、ONO层23′、控制栅24′和硬掩膜层25′，其结构如图1所示；然后，形成覆盖栅极叠层结构20′、侧壁介质层30′和半导体基体的裸露表面的第一多晶硅层41′，并形成覆盖位于外围电路区12′上的第一多晶硅层41′的缓冲氧化物层50′，进而形成如图2所示的基体结构；接下来，形成覆盖第一多晶硅层41′和缓冲氧化物层50′的第二多晶硅层43′，进而形成如图3所示的基体结构；接下来，通过化学机械抛光工艺去除栅极叠层结构20′上的第一多晶硅层41′和第二多晶硅层43′，并湿法刻蚀去除缓冲氧化物层50′，进而形成如图4所示的基体结构；最后，刻蚀第一多晶硅层41′和第二多晶硅层43′，以在每对栅极叠层结构20′的外侧形成字线栅70′，在每对栅极叠层结构20′中相邻侧壁介质层30′之间形成可擦除栅60′，并在外围电路区12′上形成外围栅极80′，进而形成如图5所示的基体结构。

上述制作方法需要通过光刻工艺定义欲形成字线栅70′的位置，并沿该位置刻蚀第一多晶硅层41′和第二多晶硅层43′以形成字线栅70′。由于光刻工艺过程中存在一定误差(例如光刻工艺所采用的光罩图形存在误差)，从而使得通过光刻工艺定义的欲形成字线栅70′的位置产生偏差，进而使得所形成字线栅70′(即位于每对栅极叠层结构20′的外侧的两个字线栅70′)的宽度不一致。同时，上述制作方法需要对第一多晶硅层41′和第二多晶硅层43′进行化学机械抛光，然而化学机械抛光过程存在研磨速率不均匀的问题，使得所形成字线栅70′(即位于每对栅极叠层结构20′的外侧的两个字线栅70′)的高度不一致。综上所述，采用上述制作方法很难控制所形成字线栅70′的特征尺寸，从而使得所形成字线栅70′的结构不对称，进而降低了分离栅极式闪存的性能。针对上述问题，目前还没有有效的解决方法。

发明内容

本申请旨在提供一种分离栅极式闪存的制作方法及分离栅极式闪存，以提高分离栅极式闪存中各字线栅的对称性。

为了实现上述目的，本申请提供了一种分离栅极式闪存的制作方法，该制作方法包括：提供半导体基体，包括核心存储区和外围电路区，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层；形成覆盖栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层；刻蚀位于核心存储区上的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅；刻蚀位于外围电路区上的多晶硅层，以形成外围栅极。

进一步地，在上述制作方法中，在刻蚀位于核心存储区上的多晶硅层的步骤中，刻蚀去除位于栅极叠层结构的表面上的多晶硅层，以及位于每对栅极叠层结构的外侧的多晶硅层。

进一步地，在上述制作方法中，在刻蚀位于核心存储区上的多晶硅层的步骤之前，形成覆盖外围电路区上的多晶硅层的缓冲氧化物层；在刻蚀位于核心存储区上的多晶硅层的步骤之后，去除缓冲氧化物层。

进一步地，在上述制作方法中，形成覆盖外围电路区上的多晶硅层的缓冲氧化物层的步骤包括：依次形成覆盖多晶硅层的缓冲氧化物层和第一光刻胶层；通过光刻去除位于核心存储区上的第一光刻胶层；刻蚀去除位于核心存储区上的缓冲氧化物层，形成覆盖外围电路区上的多晶硅层的缓冲氧化物层；去除剩余的第一光刻胶层。

进一步地，在上述制作方法中，去除缓冲氧化物层的工艺为湿法刻蚀工艺。

进一步地，在上述制作方法中，湿法刻蚀去除缓冲氧化物层的步骤之后，还包括对位于外围电路区上的多晶硅层进行回蚀的步骤。

进一步地，在上述制作方法中，刻蚀位于外围电路区上的多晶硅层的步骤包括：形成覆盖栅极叠层结构、字线栅、可擦除栅、半导体基体的裸露表面和多晶硅层的第二光刻胶层；光刻第二光刻胶层，以在位于外围电路区上的第二光刻胶中形成图案；沿图案刻蚀多晶硅层，以形成外围栅极。

进一步地，在上述制作方法中，栅极叠层结构包括沿远离半导体基体的方向上依次形成的浮栅氧化物层、浮栅、ONO层、控制栅和硬掩膜层。

进一步地，在上述制作方法中，浮栅和控制栅的材料均为多晶硅。

进一步地，在上述制作方法中，外围电路区为逻辑区，外围栅极为逻辑栅。

本申请还提供了一种分离栅极式闪存，该分离栅极式闪存由本申请上述的制作方法制作而成。

应用本申请的技术方案，本申请通过形成覆盖半导体基体上的栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层，以及刻蚀位于核心存储区上的多晶硅层，从而在每对栅极叠层结构的外侧以自对准方式形成字线栅。该制作方法以自对准方式形成了字线栅，因此采用该制作方法很容易控制所形成字线栅的特征尺寸，从而使得所形成各字线栅的对称性得以提高，进而提高了分离栅极式闪存的性能。同时，该制作方法相比现有技术减少了一层多晶硅层，从而有利于降低分离栅极式闪存的制作成本。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了现有分离栅极式闪存的制作方法中，提供包括核心存储区和外围电路区的半导体基体，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层后的基体的剖面结构示意图；

图2示出了形成覆盖图1所示的栅极叠层结构、侧壁介质层和半导体基体的裸露表面的第一多晶硅层，并形成覆盖位于外围电路区上的第一多晶硅层的缓冲氧化物层后的基体的剖面结构示意图；

图3示出了形成覆盖图2所示的第一多晶硅层和缓冲氧化物层的第二多晶硅层后的基体的剖面结构示意图；

图4示出了通过化学机械抛光工艺去除图3所示的栅极叠层结构上的第一多晶硅层和第二多晶硅层，并湿法刻蚀去除缓冲氧化物层，以在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅后的基体的剖面结构示意图；

图5示出了刻蚀图4所示的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在外围电路区上形成外围栅极后的基体的剖面结构示意图；

图6示出了本申请实施方式所提供的分离栅极式闪存的制作方法的流程示意图；

图7示出了在本申请实施方式所提供的分离栅极式闪存的制作方法中，提供包括核心存储区和外围电路区的半导体基体，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层后的基体的剖面结构示意图；

图8示出了形成覆盖图7所示的栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层，并形成覆盖位于外围电路区上的多晶硅层的缓冲氧化物层后的基体的剖面结构示意图；

图9示出了刻蚀位于图8所示的核心存储区上的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅后的基体的剖面结构示意图；以及

图10示出了刻蚀位于图9所示的外围电路区上的多晶硅层，以形成外围栅极后的基体的剖面结构示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术中所介绍的，现有分离栅极式闪存的制作方法很难控制所形成字线栅的特征尺寸，从而使得所形成字线栅的结构不对称，进而降低了分离栅极式闪存的性能。本申请的发明人针对上述问题进行研究，提出了一种分离栅极式闪存的制作方法。如图6所示，该制作方法包括：提供半导体基体，包括核心存储区和外围电路区，且核心存储区上形成有至少一对栅极叠层结构和覆盖在栅极叠层结构的侧面的侧壁介质层；形成覆盖栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层；刻蚀位于核心存储区上的多晶硅层，以在每对栅极叠层结构的外侧形成字线栅，并在每对栅极叠层结构中相邻侧壁介质层之间形成可擦除栅；刻蚀位于外围电路区上的多晶硅层，以形成外围栅极。

上述制作方法通过形成覆盖半导体基体上的栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层，以及刻蚀位于核心存储区上的多晶硅层，从而在每对栅极叠层结构的外侧以自对准方式形成字线栅。该制作方法以自对准方式形成了字线栅，因此采用该制作方法很容易控制所形成字线栅的特征尺寸，从而使得所形成各字线栅的对称性得以提高，进而提高了分离栅极式闪存的性能。同时，该制作方法相比现有技术减少了一层多晶硅层，从而有利于降低分离栅极式闪存的制作成本。

下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

图7至图10示出了本申请提供的分离栅极式闪存的制作方法中，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图7至图10，进一步说明本申请所提供的分离栅极式闪存的制作方法。

首先，提供半导体基体，包括核心存储区11和外围电路区12，且核心存储区11上形成有至少一对栅极叠层结构20和覆盖在栅极叠层结构20的侧面的侧壁介质层30，其结构如图7所示。本领域技术人员应当知晓上述栅极叠层结构20的具体组成。在一种优选的实施方式中，栅极叠层结构20包括沿远离半导体基体的方向上依次形成的浮栅氧化物层21、浮栅22、ONO层23、控制栅24和硬掩膜层25。其中，浮栅氧化物层21可以为SiO₂层；浮栅22和控制栅24的材料可以为多晶硅；ONO层23可以为SiO₂层/SiN层/SiO₂层；硬掩膜层25可以为本领域中常见的硬掩膜材料，例如SiN等。应当注意的是，核心存储区11上的栅极叠层结构20的数量可以根据器件的功能需求进行设定。核心存储区11上可以形成有一对栅极叠层结构20或多对栅极叠层结构20，作为示意，图7中仅画出了两对栅极叠层结构20。

本领域的技术人员可以参照现有技术制作上述栅极叠层结构20。可选地，制作上述栅极叠层结构20的步骤包括：在半导体基体沿远离半导体基体的方向依次形成浮栅氧化物材料、浮栅22材料、ONO材料、控制栅24材料和硬掩膜材料；通过光刻及刻蚀上述材料，以形成栅极叠层结构20。其具体工艺参数可以参考现有技术进行设定，在此不再赘述。

上述半导体基体可以为单晶硅或绝缘体上硅等，且半导体基体上可以先形成器件，例如源漏极或沟槽隔离结构等。同时，本领域的技术人员可以根据分离栅极式闪存的功能，将半导体基体划分为核心存储区11和外围电路区12，且该核心存储区11用于形成具有数据存储功能的器件，该外围电路区12用于形成其他器件，例如形成高压器件、低压器件或逻辑器件等。优选地，外围电路区12为逻辑区，此时后续形成的外围栅极80为逻辑栅。

完成提供半导体基体的步骤之后，形成覆盖栅极叠层结构20、侧壁介质层30和半导体基体的裸露表面的多晶硅层40，进行形成如图8所示的基体结构。其中，多晶硅层40的材料可以为多晶硅，形成多晶硅层40的工艺可以为化学气相沉积或溅射等。多晶硅层40的厚度可以根据实际工艺需求进行设定，可选地，多晶硅层40的厚度与外围栅极80的厚度相等。

本领域的技术人员可以通过控制形成多晶硅层40的工艺参数，以实现调控多晶硅层40的厚度的目的。上述工艺参数可以根据现有技术进行设定，在此不再赘述。应当注意的是，在沉积形成多晶硅层40的过程中，由于栅极叠层结构20明显高于半导体基体的表面，因此形成于栅极叠层结构20上的多晶硅层40和形成于半导体基体的裸露表面的多晶硅层40之间会形成凹口结构(如图8所示)。

完成形成覆盖栅极叠层结构20、侧壁介质层30和半导体基体的裸露表面的多晶硅层40的步骤之后，刻蚀位于核心存储区11上的多晶硅层40，以在每对栅极叠层结构20的外侧形成字线栅70，并在每对栅极叠层结构20中相邻侧壁介质层30之间形成可擦除栅60，进而形成如图9所示的基体结构。刻蚀多晶硅层40的方法可以为干法刻蚀，优选为等离子体刻蚀。优选地，在刻蚀多晶硅层40的步骤中，刻蚀去除位于栅极叠层结构20的表面上的多晶硅层40，以及位于每对栅极叠层结构20的外侧的多晶硅层40。

为了避免外围电路区12上的多晶硅层40受到上述刻蚀过程的损伤，在刻蚀位于核心存储区11上的多晶硅层40的步骤之前，还可以形成覆盖外围电路区12上的多晶硅层40的缓冲氧化物层50，并在刻蚀位于核心存储区11上的多晶硅层40的步骤之后，去除缓冲氧化物层50。

具体地，形成上述缓冲氧化物层50的步骤可以包括：依次形成覆盖多晶硅层40的缓冲氧化物层50和第一光刻胶层；通过光刻去除位于核心存储区11上的第一光刻胶层；刻蚀去除位于核心存储区11上的缓冲氧化物层50，形成覆盖外围电路区12上的多晶硅层40的缓冲氧化物层50；去除剩余的第一光刻胶层。其中，缓冲氧化物层50可以为SiO₂层等，形成缓冲氧化物层50的工艺可以为化学气相沉积或溅射等。刻蚀缓冲氧化物层50的工艺可以为湿法刻蚀，湿法刻蚀所采用的刻蚀液可以根据缓冲氧化物层50的材料进行选择。上述工艺的具体参数可以根据现有技术进行设定，在此不再赘述。

而去除上述缓冲氧化物层50的的工艺可以为湿法刻蚀工艺。上述工艺为本领域现有技术，在此不再赘述。

另外，在湿法刻蚀去除缓冲氧化物层50的步骤之后，还可以对位于外围电路区12上的多晶硅层40进行回蚀，以控制欲形成外围栅极80的厚度。回蚀的方法可以为干法刻蚀，优选为等离子体刻蚀。回蚀的具体工艺参数可以参考现有技术，在此不再赘述。同时，本领域的技术人员应当知晓，在对位于外围电路区12上的多晶硅层40进行回蚀时，需要用额外的光阻覆盖住所有的核心存储区11。

完成刻蚀位于核心存储区11上的多晶硅层40，以在每对栅极叠层结构20的外侧形成字线栅70，并在每对栅极叠层结构20中相邻侧壁介质层30之间形成可擦除栅60的步骤之后，刻蚀位于外围电路区12上的多晶硅层40，以形成外围栅极80，进而形成如图10所示的基体结构。在一种优选的实施方式中，该步骤包括：形成覆盖栅极叠层结构20、字线栅70、可擦除栅60、半导体基体的裸露表面和多晶硅层40的第二光刻胶层；光刻第二光刻胶层，以在位于外围电路区12上的第二光刻胶中形成图案；沿图案刻蚀多晶硅层40，以形成外围栅极80。

形成第二光刻胶的工艺可以为旋涂等；刻蚀多晶硅层40的工艺可以为干法刻蚀，更优选为等离子体刻蚀。上述工艺的具体参数可以根据现有技术进行设定，在此不再赘述。

本申请还提供了一种分离栅极式闪存，该分离栅极式闪存由本申请上述的制作方法制作而成。该分离栅极式闪存中各字线栅的对称性得以提高，进而提高了分离栅极式闪存的性能。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

(1)本申请通过形成覆盖半导体基体上的栅极叠层结构、侧壁介质层和半导体基体的裸露表面的多晶硅层，以及刻蚀位于核心存储区上的多晶硅层，从而在每对栅极叠层结构的外侧以自对准方式形成字线栅。

(2)该制作方法以自对准方式形成了字线栅，因此采用该制作方法很容易控制所形成字线栅的特征尺寸，从而使得所形成各字线栅的对称性得以提高，进而提高了分离栅极式闪存的性能。

(3)该制作方法相比现有技术减少了一层多晶硅层，从而有利于降低分离栅极式闪存的制作成本。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种分离栅极式闪存的制作方法，其特征在于，所述制作方法包括：

提供半导体基体，包括核心存储区和外围电路区，且所述核心存储区上形成有至少一对栅极叠层结构和覆盖在所述栅极叠层结构的侧面的侧壁介质层；

形成覆盖所述栅极叠层结构、所述侧壁介质层和所述半导体基体的裸露表面的多晶硅层；

刻蚀位于所述核心存储区上的所述多晶硅层，以在每对所述栅极叠层结构的外侧形成字线栅，并在每对所述栅极叠层结构中相邻所述侧壁介质层之间形成可擦除栅；

刻蚀位于所述外围电路区上的所述多晶硅层，以形成外围栅极。

2.根据权利要求1所述的制作方法，其特征在于，在刻蚀位于所述核心存储区上的所述多晶硅层的步骤中，刻蚀去除位于所述栅极叠层结构的表面上的所述多晶硅层，以及位于每对所述栅极叠层结构的外侧的所述多晶硅层。

3.根据权利要求1所述的制作方法，其特征在于，

在刻蚀位于所述核心存储区上的所述多晶硅层的步骤之前，形成覆盖所述外围电路区上的所述多晶硅层的缓冲氧化物层；

在刻蚀位于所述核心存储区上的所述多晶硅层的步骤之后，去除所述缓冲氧化物层。

4.根据权利要求3所述的制作方法，其特征在于，形成覆盖所述外围电路区上的所述多晶硅层的缓冲氧化物层的步骤包括：

依次形成覆盖所述多晶硅层的缓冲氧化物层和第一光刻胶层；

通过光刻去除位于所述核心存储区上的所述第一光刻胶层；

刻蚀去除位于所述核心存储区上的缓冲氧化物层，形成覆盖所述外围电路区上的所述多晶硅层的缓冲氧化物层；

去除剩余的所述第一光刻胶层。

5.根据权利要求3所述的制作方法，其特征在于，去除所述缓冲氧化物层的工艺为湿法刻蚀工艺。

6.根据权利要求5所述的制作方法，其特征在于，湿法刻蚀去除所述缓冲氧化物层的步骤之后，还包括对位于所述外围电路区上的所述多晶硅层进行回蚀的步骤。

7.根据权利要求1所述的制作方法，其特征在于，刻蚀位于所述外围电路区上的所述多晶硅层的步骤包括：

形成覆盖所述栅极叠层结构、所述字线栅、所述可擦除栅、所述半导体基体的裸露表面和所述多晶硅层的第二光刻胶层；

光刻所述第二光刻胶层，以在位于所述外围电路区上的所述第二光刻胶中形成图案；

沿所述图案刻蚀所述多晶硅层，以形成所述外围栅极。

8.根据权利要求1至7中任一项所述的制作方法，其特征在于，所述栅极叠层结构包括沿远离所述半导体基体的方向上依次形成的浮栅氧化物层、浮栅、ONO层、控制栅和硬掩膜层。

9.根据权利要求8所述的制作方法，其特征在于，所述浮栅和所述控制栅的材料均为多晶硅。

10.根据权利要求1至7中任一项所述的制作方法，其特征在于，所述外围电路区为逻辑区，所述外围栅极为逻辑栅。

11.一种分离栅极式闪存，其特征在于，所述分离栅极式闪存由权利要求1至10中任一项所述的制作方法制作而成。