CN102956554B - 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法 - Google Patents

Abstract

本发明提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，与单独的分离栅极式快闪存储器形成方法相比，只需再经过一次氧化硅淀积、一次多晶硅淀积、二次蚀刻、一次去除氧化硅层五个工艺即可在一块集成电路上同时制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；这使得三者的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。此外，上述嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管栅极与逻辑晶体管栅极缺陷少，可以满足两者栅极质量的要求。相应的，本发明还提供一种嵌入逻辑电路的分离栅极式快闪存储器。

Description

嵌入逻辑电路的分离栅极式快闪存储器及其制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种嵌入逻辑电路的分离栅极式快闪存储器及其制作方法。

背景技术

随机存储器，例如DRAM与SRAM在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本结构：堆叠栅极(stack gate)结构和分离栅极式(split gate)结构。堆叠栅极式存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层。分离栅极式存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层，但与堆叠栅极式存储器不同的是，分离栅极式存储器还在堆叠栅极结构的一侧形成用作擦除栅极(erase gate)的多晶硅层。在存储和擦写性能上，分离栅极式存储器避免了堆叠栅极式存储器的过度擦写问题。

在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压Vcc的高电压，使源漏区形成热载流子通道，电子载流子遂穿过隔绝浮置栅极与源漏区的氧化层注入浮置栅极或从浮置栅极中抽出。

通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，包括高压晶体管与逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源/漏区电连接至位线。该字线电连接至行译码器且位线电连接至读/写电路。行译码器用来选择多条字线中的一条且向被选中的字线施加字线电压。该字线电压为施加到字线的用于执行读、写和/或擦除操作的电压。读/写电路用来选择多条位线中的一条并向被选中的位线施加位线电压。该位线电压为施加到位线的用于执行写、擦除和/或读操作的电压。此外，读/写电路还电连接至被选中的字线和被选中的位线，可以通过被选中的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线的电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线的电压。因此，高压晶体管的击穿特性应该具有能够承受该字线电压和位线电压。

如果将分离栅极式快闪存储器、高压晶体管、逻辑晶体管都做在单独的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将分离栅极式快闪存储器嵌入高压晶体管的集成电路，也有将分离栅极式快闪存储器嵌入逻辑晶体管的集成电路。在嵌入逻辑电路的分离栅极式快闪存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。

所述新的要求包括：需要提供一种新的嵌入逻辑电路的分离栅极式快闪存储器制作方法，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。

发明内容

本发明的目的是供一种新的嵌入逻辑电路的分离栅极式快闪存储器，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。

为实现上述目的，本发明提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，包括：

提供半导体基底，所述半导体基底包括三个区域：用于形成分离栅极式快闪存储器的第一区域，用于形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；

在所述半导体基底上形成第一绝缘层；

在第一区域的第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩膜层，构成栅极叠层，所述栅极叠层的侧面覆盖侧墙；

在形成有所述栅极叠层的第一绝缘层上淀积第一多晶硅层，所述第一多晶硅层的厚度为高压晶体管栅极所需厚度；

在所述第一多晶硅层上淀积氧化硅层，所述氧化硅层与所述第一多晶硅层的厚度之和与所述栅极叠层的厚度相等；

去除第一区域上的所述氧化硅层；

在第二区域、第三区域的氧化硅层及第一区域上淀积第二多晶硅层；

进行化学机械平坦化，以定义分离栅极式快闪存储器字线栅极、擦除栅极的厚度；

去除第二区域、第三区域上残留的第二多晶硅层；

去除第二区域、第三区域上的所述氧化硅层；

去除第三区域上一定厚度的第一多晶硅层，以定义逻辑晶体管栅极的厚度；

形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。

可选的，所述去除第三区域上一定厚度的第一多晶硅层步骤中采用的去除方法是干法刻蚀，所述干法刻蚀的主刻蚀气体包括HBr、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体包括Ar、O₂中的至少一种。

可选的，所述干法刻蚀所采用的射频功率小于300W。

可选的，所述干法刻蚀工艺过程中采用一在线监测控制装置，使刻蚀不均匀性小于6％。

可选的，进行所述化学机械平坦化步骤后，所述擦除栅极、字线栅极的厚度小于其相邻的所述栅极叠层的厚度总和。

为实现上述目的，本发明还提供一种嵌入逻辑电路的分离栅极式快闪存储器，包括：

半导体基底，所述半导体基底包括第一区域、第二区域、第三区域；

位于所述半导体基底上的第一绝缘层；

位于第一区域的第一绝缘层上的具有浮置栅极、第二绝缘层、控制栅极、硬掩膜层的一对栅极叠层，所述栅极叠层侧面覆盖有侧墙；

位于所述栅极叠层之间的擦除栅极，位于所述一对栅极叠层另一侧的一对字线栅极，位于第二区域的高压晶体管栅极，位于第三区域的逻辑晶体管栅极，所述字线栅极、擦除栅极、栅极叠层、高压晶体管栅极、逻辑晶体管栅极具有不同的厚度。

可选的，所述擦除栅极、字线栅极的厚度小于其相邻的所述栅极叠层的厚度总和。

现有技术相比，本发明具有以下优点：

本发明提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管，它比单独制作分离栅极式快闪存储器相比，只需多进行一次氧化硅淀积、一次多晶硅淀积、二次蚀刻、一次去除氧化硅层五个步骤，大大简化了制造工艺，同时使得形成的分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，而且集成芯片更小，从而降低了每个集成芯片的成本。

此外，高压晶体管与逻辑晶体管的性能与其对应栅极的质量有紧密联系，上述嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管的栅极没有经过刻蚀工艺形成，因此栅极质量很高，逻辑晶体管的栅极虽然经过刻蚀处理形成，但在其刻蚀过程中，因其使用的射频功率非常小、并采用了在线控制装置保证其刻蚀均匀性，使栅极的质量满足要求，缺陷少。

附图说明

图1是本发明提供的嵌入逻辑电路的分离栅极式快闪存储器制作方法的流程图。

图2至图14是图1所示制造过程中嵌入逻辑电路的分离栅极式快闪存储器的结构截面图。

具体实施方式

本发明希望在同一个半导体衬底上形成具有不同厚度的分离栅极式快闪存储器栅极、高压晶体管栅极、逻辑晶体管栅极，通过以下方式形成：提供半导体基底，该半导体基底分为三个区域：第一区域、第二区域、第三区域。在第一区域上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩膜层，构成栅极叠层；淀积第一多晶硅层，该多晶硅层的厚度为高压晶体管栅极所需厚度；在第一多晶硅层上淀积氧化硅层，然后去除第一区域上的氧化硅层，氧化硅层与第一多晶硅层的厚度之和与所述栅极叠层的厚度相等；淀积第二多晶硅层；进行化学机械平坦化以定义分离栅极式快闪存储器字线栅极、擦除栅极的厚度；此时第二区域、第三区域上的第二多晶硅层还有一定厚度的残余，去除残余的第二多晶硅层；去除第二区域、第三区域上的氧化硅层；去除第三区域上一定厚度的第一多晶硅层以定义逻辑晶体管的厚度；形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。

下面结合附图对本发明的具体实施方式做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图1具体介绍本发明实施例中嵌入逻辑电路的分离栅极式快闪存储器的制作方法，图2至图14为嵌入逻辑电路的分离栅极式快闪存储器的制作过程中存储器的结构截面图。下面将图2至图14分别与图1结合起来说明嵌入逻辑电路的分离栅极式快闪存储器的制作方法。

需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会作放大、缩小或其他改变。

另外需要说明的是，以下方法步骤中给出的厚度值并不受实施例的限制，在实际应用中嵌入逻辑电路的分离栅极式快闪存储器的尺寸可以随作调整。

首先执行步骤S11，提供半导体基底11，将半导体基底11分为三个区域，分别为：用于形成分离栅极式快闪存储器的第一区域I，用于形成高压晶体管的第二区域II，用于形成逻辑晶体管的第三区域III，结构截面图如图2所示。需要说明的是，高压晶体管所在的第二区域与逻辑晶体管所在的第三区域在真实布局里都是位于外围电路区，因此，高压晶体管与逻辑晶体管位置关系不受本实施例所提供的图的限制。

接着执行步骤S12，在半导体基底11上形成第一绝缘层12，用以将分离栅极式快闪存储器浮置栅极、高压晶体管栅极、逻辑晶体管栅极与半导体基底11隔离，结构截面图如图3所示。所述第一绝缘层12为氧化硅，形成方法可以为热氧化法。

接着执行步骤S13，在第一区域I的第一绝缘层12上形成一对依次叠加的浮置栅极101、第二绝缘层102、控制栅极103及硬掩膜层107，构成栅极叠层，结构截面图如图4所示。具体的，栅极叠层的总厚度为这里以栅极叠层的厚度为例。第二绝缘层102可以为氧化物1021、氮化物1022、氧化物1023总共三层的ONO三明治结构，本技术领域人员应当理解的是，第二绝缘层102也可以为一层氮化物、或一层氧化物、或一层氮化物上形成一层氧化物等绝缘结构。硬掩膜层107在后续制作方法中作为化学机械平坦化停止层，可以为氮化硅层。浮置栅极101、第二绝缘层102、控制栅极103及硬掩膜层107侧边形成有起绝缘作用的侧墙106。

接着执行步骤S14，在第一绝缘层12上淀积第一多晶硅层13，结构截面图如图5所示。第一多晶硅层13的厚度刚好为高压晶体管栅极的厚度，具体的，该厚度为此步骤可以采用化学气相淀积形成。

接着执行步骤S15，在第一多晶硅层13上淀积氧化硅层14，结构截面图如图6所示，氧化硅层14与第一多晶硅层13的厚度之和与所述栅极叠层的厚度相等。具体的，氧化硅层14的厚度为但在实际的半导体工艺过程中，由于多种原因氧化硅层14与第一多晶硅层13的厚度之和只能约等于所述栅极叠层的厚度，具体的误差范围为所述氧化硅层14为牺牲层，其作用是将第一多晶硅层13与位于其上的其他层隔离，以使高压晶体管栅极、逻辑晶体管栅极仅通过第一多晶硅层13形成，得到的栅极质量较高。另外，其作用是使半导体基底11上第二区域II、第三区域III上层的总高度增加并进一步在氧化硅层上形成多晶硅层，并进行步骤S18中的化学机械平坦化(CMP)工艺以定义存储器擦除栅极104、字线栅极105所需的厚度。此步骤可以采用化学气相淀积。

接着执行步骤S16，去除第一区域I上的氧化硅层14，结构截面图如图7所示。具体的，在第二区域II、第三区域III形成光刻胶以进行保护，采用第一次湿法腐蚀去除第一区域I上的氧化硅层14。刻蚀剂可以采用氢氟酸(HF)。

接着执行步骤S17，去除残余的光刻胶，在第二区域II及第三区域III上的氧化硅层14、第一区域I上淀积第二多晶硅层15，结构截面图如图8所示。所述第二多晶硅层15、氧化硅层14、第一多晶硅层13三者厚度之和大于分离栅极式快闪存储器的栅极叠层的厚度总和，以便后续步骤S18中进行化学机械平坦化工艺以定义分离栅极式快闪存储器的字线栅极105、擦除栅极104的厚度。此步骤可以采用化学气相淀积。

接着执行步骤S18，进行化学机械平坦化，以定义第一区域I上存储器擦除栅极104的厚度、字线栅极105的厚度。具体的，擦除栅极104、字线栅极105的厚度为由于控制栅极103上形成有硬掩膜层107，其硬度很高，可以作为抛光阻挡层，因此经过化学机械平坦化步骤后，擦除栅极104、字线栅极105的厚度小于栅极叠层的厚度总和，这样可以防止擦除栅极104及字线栅极105与控制栅极103之间产生电连接，结构截面图如图9所示。

在半导体的加工过程中，由于多种原因，如第一多晶硅层13与氧化硅层14的厚度之和与所述栅极叠层的厚度存在误差，因此，执行这一步骤之后，第二区域II与第三区域III上的第二多晶硅层15还有一定厚度的残余，具体的，第二多晶硅层15残余的厚度为

接着执行步骤S19，去除第二区域II、第三区域III上残余的第二多晶硅层15，然后去除第二区域II、第三区域III上的氧化硅层14。具体的，进行化学机械平坦化后清洗，采用第一次干法刻蚀去除第二区域II与第三区域III上残余的第二多晶硅层15，结构截面图如图10所示。为了减少制造成本及制造周期，所述第一次干法刻蚀采用全刻蚀，即不采用光刻胶作掩膜。然后采用第二次湿法腐蚀去除第二区域II与第三区域III上的氧化硅层14，结构截面图如图11所示。所述第一次干法刻蚀所用的主刻蚀气体包括HBr、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体包括Ar、O₂中的至少一种，所述湿法腐蚀所用的刻蚀剂可以是氢氟酸(HF)。

接着执行步骤S20，去除第三区域III上一定厚度的第一多晶硅层13。具体的，形成第二图形化光刻胶109，使第一区域I与第二区域II上覆盖光刻胶层，采用第二次干法刻蚀去除第三区域III上的一定厚度的第一多晶硅层13，以定义逻辑晶体管栅极的厚度，具体的，该厚度值为结构截面图如图12所示。所述第二次干法刻蚀所用的主刻蚀气体包括HBr、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体包括Ar、O₂中的至少一种，第二次干法刻蚀的射频功率小于300W，且整个刻蚀过程采用在线监测控制装置，使逻辑晶体管栅极表面的刻蚀不均匀性小于6％。

最后执行步骤S21，形成存储器字线栅极105及擦除栅极104、高压晶体管栅极、逻辑晶体管栅极。具体的，去除残余的光刻胶，重新形成第三图形化光刻胶110，使第一区域I、第二区域II、第三区域III上的局部区域覆盖有光刻胶层，结构截面图如图13所示，并采用第三次干法刻蚀用以形成存储器字线栅极105及擦除栅极104、高压晶体管栅极、逻辑晶体管栅极，结构截面图如图14所示。

背景技术中单独的分离栅极式快闪存储器形成过程如下：

首先执行步骤S11’：提供半导体基底，在所述半导体基底上形成第一绝缘层。该步骤等同于上述步骤S11、S12。

接着执行步骤S12’：在第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩膜层，所述浮置栅极、第二绝缘层、控制栅极、硬掩膜层侧面覆盖侧墙。该步骤等同于上述步骤S13。

接着执行步骤S13’：淀积一层多晶硅层。该步骤等同于上述步骤S14。

接着执行步骤S14’：进行化学机械平坦化，以定义控制栅极、字线栅极的厚度。该步骤等同于上述步骤S18。

接着执行步骤S15’：形成图形化光刻胶，以定义存储器栅极区域。该步骤等同于上述步骤S21。

因此综上所述，与单独的分离栅极式快闪存储器形成方法相比，再经过一次氧化硅淀积、一次多晶硅淀积、二次蚀刻、去除氧化硅层即可形成嵌入逻辑电路的分离栅极式快闪存储器，将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，如图14所示，使得在一块集成电路上可以同时制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管。这样分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本。

另外，步骤S14中仅通过淀积一层多晶硅层即可形成所需厚度的高压晶体管栅极，得到的栅极质量较高，避免了刻蚀工艺形成高压晶体管所引起的弊端。步骤S20中逻辑晶体管栅极虽然经过刻蚀处理形成，但在其刻蚀过程中，因其使用的射频功率非常小、并采用了在线控制装置保证刻蚀均匀性，使栅极的质量满足要求，缺陷少。

需要说明的是，实施例中嵌入逻辑电路的分离栅极式存储器只包括一个分离栅极式快闪存储器、高压晶体管、逻辑晶体管，但这并不能对本发明的保护范围构成限制，在半导体制造工艺中，可以在同一个半导体基底上同时制作多个分离栅极式快闪存储器、高压晶体管、逻辑晶体管，构成嵌入逻辑电路的分离栅极式存储器组。

相应的，本发明还提供了一种嵌入逻辑电路的分离栅极式存储器，包括：

半导体基底11，所述半导体基底11包括第一区域I、第二区域II、第三区域III；

位于所述半导体基底11上的第一绝缘层12；

位于第一区域I的第一绝缘层12上的具有浮置栅极101、第二绝缘层102、控制栅极103、硬掩膜层107的一对栅极叠层，所述栅极叠层侧面覆盖有起绝缘作用的侧墙106；

位于所述一对栅极叠层之间的擦除栅极104，位于所述一对栅极叠层另一侧的一对字线栅极105，位于第二区域II的高压晶体管栅极，位于第三区域III的逻辑晶体管栅极，字线栅极105、擦除栅极104、栅极叠层、高压晶体管栅极、逻辑晶体管栅极具有不同的厚度。

具体的，为防止擦除栅极104及字线栅极105与控制栅极103之间产生电连接，擦除栅极104、字线栅极105的厚度小于所述栅极叠层的厚度。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (5)

1.一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，其特征在于，包括：

提供半导体基底，所述半导体基底包括三个区域：用于形成分离栅极式快闪存储器的第一区域，用于形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；

在所述半导体基底上形成第一绝缘层；

在第一区域的第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩膜层，构成栅极叠层，所述栅极叠层的侧面覆盖侧墙；

在形成有所述栅极叠层的第一绝缘层上淀积第一多晶硅层，所述第一多晶硅层的厚度为高压晶体管栅极所需厚度；

在所述第一多晶硅层上淀积氧化硅层，所述氧化硅层与所述第一多晶硅层的厚度之和与所述栅极叠层的厚度相等；

去除第一区域上的所述氧化硅层；

在第二区域、第三区域的氧化硅层及第一区域上淀积第二多晶硅层；

进行化学机械平坦化，以定义分离栅极式快闪存储器字线栅极、擦除栅极的厚度；

去除第二区域、第三区域上残留的第二多晶硅层；

去除第二区域、第三区域上的所述氧化硅层；

去除第三区域上一定厚度的第一多晶硅层，以定义逻辑晶体管栅极的厚度；

形成图形化光刻胶以定义分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极的区域，然后刻蚀形成分离栅极式快闪存储器字线栅极、高压晶体管栅极、逻辑晶体管栅极。

2.根据权利要求1所述的制作方法，其特征在于，所述去除第三区域上一定厚度的第一多晶硅层步骤中采用的去除方法是干法刻蚀，所述干法刻蚀的主刻蚀气体包括HBr、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体包括Ar、O₂中的至少一种。

3.根据权利要求2所述的制作方法，其特征在于，所述干法刻蚀所采用的射频功率小于300W。

4.根据权利要求2或3所述的制作方法，其特征在于，所述干法刻蚀工艺过程中采用一在线监测控制装置，使刻蚀不均匀性小于6％。

5.根据权利要求1所述的制作方法，其特征在于，进行所述化学机械平坦化步骤后，所述擦除栅极、字线栅极的厚度小于其相邻的所述栅极叠层的厚度总和。