JP2019525482A - 低背スプリットゲート型メモリセルを形成する方法 - Google Patents
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Abstract
メモリデバイスを形成する方法は、半導体基板上に第１の絶縁層を形成することと、第１の絶縁層上に導電材料層を形成することと、導電材料層上に絶縁ブロックを形成することと、絶縁ブロックの側面に沿って、かつ導電材料層上に絶縁スペーサを形成することと、導電性材料層にエッチングして、絶縁ブロック及び絶縁スペーサの直下に配置された導電性材料のブロックを形成することと、絶縁スペーサを除去することと、導電性材料のブロックの露出させた上縁部を取り囲む第１の部分、及び基板を覆って第１の絶縁層の第１の部分上に配置された第２の部分を有する、第２の絶縁層を形成することと、第２の絶縁層によって導電性材料のブロックから絶縁され、かつ第１及び第２の絶縁層によって基板から絶縁された、導電性ブロックを形成することと、を含む。
Description
〔関連出願〕
本出願は、参照により本明細書に組み込まれる、２０１６年８月８日に出願された米国仮出願第６２／３７２，２４７号の利益を主張するものである。
本出願は、参照により本明細書に組み込まれる、２０１６年８月８日に出願された米国仮出願第６２／３７２，２４７号の利益を主張するものである。
本発明は、不揮発性メモリセルに関し、より具体的には、そのようなセルを形成する方法に関する。
スプリットゲート型メモリセルアレイは、周知である。例えば、全ての目的に対して参照により本明細書に組み込まれる米国特許第５，０２９，１３０号は、スプリットゲート型メモリセル及びその形成を開示しており、これは、それらの間にチャネル領域を有する基板内のソース領域及びドレイン領域、チャネル領域の一方の部分を覆う浮遊ゲート、並びにチャネル領域のもう一方の部分を覆う制御ゲートを形成することを含み、制御ゲートは、浮遊ゲートから上方へ延在し、かつそれを覆う。
また、スプリットゲート型メモリセルアレイと同じウエハ上に論理デバイスを形成することも知られている。例えば、全ての目的に対して参照により本明細書に組み込まれる、米国特許第９，２７６，００５号を参照されたい。しかしながら、デバイスの臨界寸法が縮められるにつれて、特に制御ゲートが浮遊ゲートの上方へ延在し、かつそれを覆うメモリセル構成の場合に、スプリットゲート型メモリセルの高さを論理デバイスの高さに合わせるように縮めることがより困難になってきている。メモリセルの高さを低減させて、低プロファイルの論理デバイスにより良好に適合させること、並びに厳しい設計ルールを有するメモリアレイ及び論理デバイスについて多数の金属配線を収容すること、に対する更なる必要性が存在する。
上述した問題及び必要性は、メモリデバイスを形成する方法によって対処され、その方法は、半導体基板上に第１の絶縁層を形成することと、第１の絶縁層上に導電性材料の層を形成することと、導電性材料の層上に絶縁ブロックを形成することと、絶縁ブロックの側面に沿って、かつ導電性材料の層上に絶縁スペーサを形成することと、導電性材料の層にエッチングして、絶縁ブロック及び絶縁スペーサの直下に配置された導電性材料のブロックを形成することと、絶縁スペーサを除去し、導電性材料のブロックの上面及び上縁部を露出させたままにすることと、導電性材料のブロックの露出させた上縁部を取り囲む第１の部分、及び導電性材料のブロックに横方向に隣接する、第１の絶縁層の第１の部分上に配置された第２の部分を有する、第２の絶縁層を形成することと、第２の絶縁層、第２の部分、及び第１の絶縁層を覆って配置された第１の部分、並びに導電性材料のブロックの上方に延在し、かつそれを覆う第２の部分を有する、導電性ブロックを形成することであって、導電性ブロックの第１の部分が、導電性材料のブロックに横方向に隣接し、かつそこから絶縁され、導電性ブロックが、第２の絶縁層の第１の部分に沿って延在する、形成することと、それらの間に延在するチャネル領域を有する離間されたソース領域及びドレイン領域を半導体基板内に形成することであって、導電性材料のブロックが、チャネル領域の第１の部分及びソース領域を覆って配置され、導電性ブロックの第１の部分が、チャネル領域の第２の部分を覆って配置され、かつ第１の絶縁層及び第２の絶縁層によってそこから絶縁される、形成することと、を含む。
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
本発明は、メモリセルの高さを大幅に低減させるメモリアレイを形成するための新しい技法である。この技法は、制御ゲートラップアラウンド（すなわち、制御ゲートは、依然として、浮遊ゲートの上方に、かつそれを覆って延在し、高い消去効率のために、浮遊ゲートの隅縁部を取り囲む）を維持し、また、より良好な消去性能のために、より高い電圧を制御ゲートに印加することができるように、トンネル酸化物に対してより厚い制御ゲート酸化物を維持する。
図１〜図１８は、論理デバイスも形成される基板上にメモリアレイを形成するステップを例示する。１つのメモリセルが示されているが、そのようなメモリセルのアレイが同じ基板上に形成されることを認識されたい。図１に示されるように、プロセスは、ウエハ半導体基板１０上に二酸化ケイ素１２（ＦＧ酸化物）の層を形成し、酸化物１２上にポリシリコン１４（ＦＧポリ）の層を形成することから開始される。次いで、ポリ埋め込み及びアニールを行う。酸化物１２は、厚さ約９０Åとすることができ、ポリ１４は、厚さ約２００〜３００Å（従来の浮遊ゲートのポリ層よりも大幅に薄い）とすることができる。薄いポリ１４は、セル高さの低減につながるだけでなく、ワード線−浮遊ゲート結合の効率も向上させる。
図２に示されるように、絶縁材料のハードマスク層１６（ＨＭ）がポリ層１４上に形成される。ハードマスク層１６は、ＴＥＯＳ、ＨＴＯ、又は他の種類のＣＶＤ酸化物等の酸化物であることが好ましい。後のＢＯＥ又はＤＨＦクリーニングステップでのより低い酸化物エッチング速度のため、アニーリング（１０００℃で３０〜６０秒間のＲＴＡ等の）を伴うＨＴＯが好ましい。ハードマスク酸化物の厚さは、約２００〜３００Åとすることができる。目的は、最終的なセル高さを、同じウエハ基板上に形成されるコア論理ゲートと同じにすることである。
次いで、フォトリソグラフィマスク処理を行い（すなわち、フォトレジスト１８を堆積させ、マスクを使用して選択的に露出させ、そして、選択的にエッチング除去する）、下にある材料（この事例では、ハードマスク酸化物１６）の一部分を露出させたままにする。図３に示されるように、ハードマスク酸化物層１６の露出させた一部分は、異方性酸化物エッチングを使用してエッチングし、ハードマスク酸化物１６のブロックを残す。
図４に示されるように、フォトレジスト１８を除去した後に、次いで、窒化物のコンフォーマル層を構造体を覆って形成する。図５に示されるように、異方性エッチングを行って、ハードマスクブロック１６の側部に沿った窒化物のスペーサを除いて、窒化物層を除去する。スペーサの形成は、当該技術分野において既知である。その形成においては、構造体の輪郭上に材料を堆積した後、異方性エッチング処理が行われる。その結果、その材料は、構造体の水平面からは除去され、構造体（丸みを帯びた上表面を有することが多い）の垂直配向面上においては大部分がそのまま残存する。図６に示されるように、次いで、ポリエッチング（異方性）を行って、窒化物スペーサ２０及びハードマスクブロック１６によって保護されていないポリ層１４の一部分を除去し、ポリシリコン１４の１ブロックを残す。ポリブロック１４の片側の領域は、本明細書においてワード線側２２と称され、ポリブロック１４の反対側の領域は、本明細書においてソース線側２４と称される。
次いで、マスクプロセスを使用して、ポリブロック１４のワード線側２２に、かつＨＭブロック１６の一部分を（及び、好ましくは、基板１０の周辺領域も同様に）覆ってフォトレジスト２６を形成し、一方で、ソース線側２４を露出させたままにする。図７に示されるように、次いで、ソース線埋め込みを行って、構造体のソース線側２４に基板１０を埋め込む。図８に示されるように、フォトレジスト２６を除去し、構造体をアニールして、ソース領域２８（ソース線ＳＬ）の形成を完了する。ソース線の形成は、ソース線接合を微調整するために、代替的に、プロセスフローの後半に（例えば、図１５に示されるポリマスキングの後に）に行うことができることに留意されたい。
次いで、マスキングプロセスを使用して、構造体のソース線側２４に、かつ酸化物ブロック１６の一部分を（及び、好ましくは、周辺領域も同様に）覆ってフォトレジスト３０を形成し、一方で、構造体のワード線側２２を露出させたままにする。図９に示されるように、次いで、埋め込みを行って、構造体のワード線側２２に基板を埋め込む。この埋め込みの目的は、制御ゲート３６の閾値電圧のためである。
図１０に示されるように、フォトレジスト３０を除去した後に、酸化プロセスを使用して、ポリブロック１４の露出させた側壁を酸化させ、好ましくは１０〜３０Åの厚さを有する薄い酸化物層３２を形成する。図においてポリブロック１４の左側に示される酸化物層３２は、浮遊ゲート隔離のためのより良好なワード線を提供する。図１１に例示されるように、次いで、窒化物エッチングを使用して、窒化物スペーサ２０を除去する。これは、酸化物ブロック１６をポリブロック１４を覆って配置したままにし、酸化物ブロック１６は、ポリブロック１４未満である幅を有し（すなわち、ポリブロック１４の一部分は、酸化物ブロック１６のいずれかの側部から外へ延在する）、これは、ポリブロック１４の露出させた隅部の１つを取り囲む制御ゲートの形成を可能にする。例えば、窒化物スペーサ２０は、熱リン酸等による湿式エッチングによって除去することができる。窒化物と酸化物とのエッチング選択比は、極めて高く、通常、１００：１を超える。これは、窒化物スペーサの除去中に喪失する酸化物が最小であることを意味する。基板１０のワード線側２２に残る酸化物１２は、ここでの全体的な厚さが、次のステップで形成されるトンネル酸化物の厚さを超えるように、シリコン基板上に保たれる。この段階で、酸化物１２は、好ましくは、約５０Åの厚さである。
図１２に示されるように、トンネル酸化物層３４を（例えば、ＨＴＯ堆積によって）構造体全体に形成する。具体的には、トンネル酸化物層３４を、ポリブロック１４の露出させた隅部に、酸化物ブロック１６の側部及び頂部に、及び酸化物１２上に形成する（すなわち、基板表面のワード線側２２の総酸化物を厚くする）。例えば、トンネル酸化物３６が厚さ約１２０Åであり、残りの酸化物１２が厚さ約５０Åである場合、基板のワード線側２２の総酸化物は、厚さ約１７０Åである。基板のワード線側２２の総酸化物を、ポリブロック１４の隅部におけるトンネル酸化物３４よりも厚くすることで、消去動作中に、より高い電圧をワード線に印加することを可能にする。
図１３に示されるように、ポリ層３６を構造体を覆って堆積させ、その後に、ポリインプラント及びアニールを続ける。図１４に示されるように、ポリ化学機械研磨（ＣＭＰ）を行って、ＨＭ酸化物ブロック１６の上面とほぼ一様にポリ層３６の上面を平坦化する。マスキングステップを行って、構造体のワード線側２２のポリ層３６の一部分を覆うフォトレジスト３８を形成する。図１５に示されるように、次いで、ポリエッチングを行って、ポリ層３６の露出させた一部分を除去し（すなわち、構造体のソース線側２４からポリ層３６の一部分、外周領域、及び構造体のワード線側２２の一部分を除去し）、制御ゲートとしての役割を果たす（ワード線ＷＬとも称される）ポリ３６のブロックを残す。このポリエッチングは、制御ゲート３６（ワード線ゲート）の側方縁部を画定する。図１６に示されるように、フォトレジスト３８を除去した後に、絶縁材料を堆積させ、エッチングして、ポリブロック３６、酸化物ブロック１６、及びトンネル酸化物３４の露出させた側部に沿って絶縁スペーサ４０（すなわち、ＬＤＤスペーサ）を形成する。ＬＤＤスペーサは、好ましくは、酸化物／窒化物の、又は酸化物／窒化物／酸化物の複合スペーサである。図１７に示されるように、次いで、埋め込みプロセスを行って、ポリブロック３６に隣接して基板内にドレイン領域４２（ビット線領域ＢＬとも称される）を形成する。
メモリセル及び論理デバイスの両方を覆うＩＬＤ絶縁の低プロファイルの平坦化をより容易に達成することができるように、メモリセルの最終的な低減させた高さを論理領域内の論理ゲートの高さと同じにすることを目標とする。図１８に示されるように、具体的には、論理デバイス５０を同じ基板の異なる領域内に形成する。各論理デバイス５０は、絶縁層５４によって基板１０から絶縁された導電性論理ゲート５２、並びに論理ゲート５２のどちらかの側部の基板内に形成された論理ソース領域５６及び論理ドレイン領域５８を有する。論理ゲート５２は、ポリブロック３６を形成するために使用されるものと同じポリ堆積又は異なるポリ堆積を使用して形成することができる。絶縁層５４は、メモリセルのための酸化物層を形成するために使用されるものと同じ又は異なる酸化物堆積を使用して形成することができる。論理ソース／ドレイン領域５６／５８は、ドレイン領域４２を形成するために使用したものと同じ又は異なる埋め込みによって形成することができる。図１８に示されるように、ＩＬＤ絶縁６０を構造体を覆って形成し、次いで、平坦化する。次いで、よく知られているバックエンドプロセスを行って、接点、金属、及びバイアを形成して、ＩＬＤ絶縁を通して必要なゲート、ソース、及び／又はドレイン電気接続部を作製する。金属ＣＭＰによって起こり得る損傷からメモリアレイを守り、保護するために、追加のマスキングステップが必要になり得る。
図１８に示されるように、最終的なメモリセル構造体は、それらの間にチャネル領域４４を有する、基板１０内に形成されたソース領域２８及びドレイン領域４２を含む。浮遊ゲート１４は、（その導電性を制御するために）チャネル領域の第１の部分及びソース領域２８の一部分を覆って配置され、そこから絶縁される。制御ゲート３６は、（その導電性を制御するために）チャネル領域の第２の部分を覆って配置され、そこから絶縁される下部分と、浮遊ゲート１４の上方に延在し、それを覆う（すなわち、浮遊ゲート１４の上隅縁部を取り囲み、また、トンネル酸化物３４によってそこから絶縁される）上部分とを含む。論理デバイスは、それらの間に延在するチャネル領域６２を有する、基板１０内に形成されたソース領域５６及びドレイン領域５８を含む。論理ゲート５２は、（その導電性を制御するために）チャネル領域６２を覆って配置され、そこから絶縁される。メモリセルの低減させた高さは、制御ゲート３６及び／又は酸化物ブロック１６の頂面が、平面の基板表面を通じて、論理デバイスの論理ゲート５２の頂面とほぼ同じ高さを有することを意味する。
上で説明した方法は、製作中に必要とされるマスクの数を低減させ、典型的に従来の製造プロセスフローに見出されるより重要なプロセスモジュール（例えば、浮遊ゲートポリＣＭＰ、追加的な側壁スペーサ、その他など）の必要性を取り除く。
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法のステップが例示した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。単一の材料層は、複数のそのような又は類似の材料層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。
本明細書で使用される、用語「〜上に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板上に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
Claims (11)
- メモリデバイスを形成する方法であって、
半導体基板上に第１の絶縁層を形成することと、
前記第１の絶縁層上に導電性材料の層を形成することと、
前記導電性材料の層上に絶縁ブロックを形成することと、
前記絶縁ブロックの側面に沿って、かつ前記導電性材料の前記層上に絶縁スペーサを形成することと、
前記導電性材料の層にエッチングして、前記絶縁ブロック及び前記絶縁スペーサの直下に配置された前記導電性材料のブロックを形成することと、
前記絶縁スペーサを除去し、前記導電性材料の前記ブロックの頂面及び上縁部を露出させたままにすることと、
前記導電性材料の前記ブロックの前記露出させた上縁部を取り囲む第１の部分、及び前記導電性材料の前記ブロックに横方向に隣接する、前記第１の絶縁層の第１の部分上に配置された第２の部分を有する、第２の絶縁層を形成することと、
前記第２の絶縁層、第２の部分、及び前記第１の絶縁層を覆って配置された第１の部分、並びに前記導電性材料の前記ブロックの上方に延在し、かつそれを覆う第２の部分を有する、導電性ブロックを形成することであって、前記導電性ブロック第１の部分が、前記導電性材料の前記ブロックに横方向に隣接し、かつそこから絶縁され、前記導電性ブロックが、前記第２の絶縁層の前記第１の部分に沿って延在する、形成することと、
それらの間に延在するチャネル領域を有する離間されたソース領域及びドレイン領域を前記半導体基板内に形成することであって、前記導電性材料の前記ブロックが、前記チャネル領域の第１の部分及び前記ソース領域を覆って配置され、前記導電性ブロックの前記第１の部分が、前記チャネル領域の第２の部分を覆って配置され、かつ前記第１の絶縁層及び前記第２の絶縁層によってそこから絶縁される、形成することと、を含む、方法。 - 前記第２の絶縁層を前記形成することの前に、前記導電性材料の前記ブロックの側面を酸化させて、前記側面に沿って延在する第３の絶縁層を形成することであって、前記第２の絶縁層を前記形成することが、前記第３の絶縁層に沿って延在する前記第２の絶縁層の一部分を形成することを更に含む、請求項１に記載の方法。
- 前記導電性材料のブロックの前記側面が、前記導電性ブロックに面する、請求項２に記載の方法。
- 前記導電性ブロックの前記第２の部分が、前記第２の絶縁層によって前記導電性材料のブロックの前記頂面の前記一部分から絶縁され、前記第１の絶縁層によって絶縁されず、また、前記第３の絶縁層によって絶縁されず、
前記導電性ブロックの前記第１の部分が、前記第１の絶縁層及び前記第２の絶縁層によって前記基板から絶縁され、前記第３の絶縁層によって絶縁されない、請求項２に記載の方法。 - 前記導電性ブロックの前記第１の部分が、前記第２の絶縁層及び前記第３の絶縁層によって前記導電性材料のブロックから絶縁され、前記第１の絶縁層によって絶縁されない、請求項４に記載の方法。
- 前記導電性ブロックの前記第２の部分が、前記第２の絶縁層によって前記導電性材料のブロックの前記頂面の前記一部分から絶縁され、前記第１の絶縁層によって絶縁されず、
前記導電性ブロックの前記第１の部分が、前記第１の絶縁層及び前記第２の絶縁層によって前記基板から絶縁される、請求項１に記載の方法。 - 前記導電性ブロックの前記第１の部分及び前記基板を分離する全ての絶縁体が、前記導電性ブロックの前記第２の部分及び前記導電性材料のブロックの前記頂面の前記一部分を分離する全ての絶縁体よりも厚い、請求項１に記載の方法。
- 前記絶縁スペーサを前記除去することが、前記第１の絶縁層の前記第１の一部分の厚さを低減させることを含む、請求項１に記載の方法。
- それらの間に延在する第２のチャネル領域を有する離間された第２のソース領域及び第２のドレイン領域を前記半導体基板内に形成することと、
前記第２のチャネル領域を覆い、かつそこから絶縁された第２の導電性ブロックを形成することと、を更に含み、
前記第２の導電性ブロックの頂面が、前記導電性ブロックの頂面の高さに実質的に等しい前記基板の表面に対する高さを有する、請求項１に記載の方法。 - それらの間に延在する第２のチャネル領域を有する離間された第２のソース領域及び第２のドレイン領域を前記半導体基板内に形成することと、
前記第２のチャネル領域を覆い、かつそこから絶縁された第２の導電性ブロックを形成することと、を更に含み、
前記第２の導電性ブロックの頂面が、前記絶縁ブロックの頂面の高さに実質的に等しい前記基板の表面に対する高さを有する、請求項１に記載の方法。 - それらの間に延在する第２のチャネル領域を有する離間された第２のソース領域及び第２のドレイン領域を前記半導体基板内に形成することと、
前記第２のチャネル領域を覆い、かつそこから絶縁された第２の導電性ブロックを形成することと、を更に含み、
前記第２の導電性ブロックの頂面が、前記絶縁ブロックの頂面及び前記導電性ブロックの頂面の高さに実質的に等しい前記基板の表面に対する高さを有する、請求項１に記載の方法。
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