TWI590313B - 形成含有金屬閘及邏輯裝置之自我對準分離閘記憶體單元陣列之方法 - Google Patents

形成含有金屬閘及邏輯裝置之自我對準分離閘記憶體單元陣列之方法 Download PDF

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Description

形成含有金屬閘及邏輯裝置之自我對準分離閘記憶體單元陣列之方法 相關申請案
本申請案主張2015年1月23日申請之美國臨時申請案第62/107,077號之權利。
本發明係關於非揮發性記憶體單元陣列。
所屬技術領域中已熟知將分離閘記憶體單元形成為此類記憶體單元之一陣列。例如，美國專利第7,868,375號(該案以引用之方式併入本文)揭示一種記憶體單元陣列，其中各記憶體單元包括一浮閘、一控制閘或耦合閘、一選擇閘、一抹除閘，所有閘皆形成於具有經界定於一源極區域與汲極區域之間之一通道區域的一基材上。為了有效率地使用空間，該等記憶體單元經成對形成，且各對共用一共同的源極區域及抹除閘。
亦已知在相同於記憶體單元陣列的晶圓晶粒上形成低電壓邏輯裝置及高電壓邏輯裝置二者。此類邏輯裝置可包括：電晶體，其等各具有一源極及汲極；及一多晶矽閘，其控制介於源極與汲極之間的通道區域之導電率。
一種形成一記憶體裝置之方法，該方法包括：在一第一導電類型的一基材中，形成一第二導電類型之分隔開的第一與第二區域，從而於其等間界定出一通道區域；形成一浮閘，其經設置於與該第一區域相鄰的該通道區域之一第一部分上方並與該第一部分絕緣；形成一控制閘，其經設置於該浮閘上方並與該浮閘絕緣；形成一抹除閘，其經設置於該第一區域上方並與該第一區域絕緣；及形成一選擇閘於與該第二區域相鄰的該通道區域之一第二部分上方並與該第二部分絕緣。該形成該浮閘包括：形成一第一絕緣層於該基材上；形成一第一導電層於該第一絕緣層上；執行一第一蝕刻以形成穿過該第一導電層之一第一溝槽；及執行一第二蝕刻以形成穿過該第一導電層之一第二溝槽，該第二蝕刻不同於該第一蝕刻。該浮閘構成介於該第一溝槽與該第二溝槽之間之該第一導電層。該第一區域經設置於該第一溝槽下方。在該第一溝槽處的該第一導電層之一側壁具有一負斜度，且在該第二溝槽處的該第一導電層之一側壁為垂直的。
一種形成一記憶體裝置之方法，該方法包括：在一第一導電類型的一基材中，形成一第二導電類型之分隔開的第一及第二區域，從而於其等間界定出一通道區域；形成一浮閘，其經設置於與該第一區域相鄰的該通道區域之一第一部分上方並與該第一部分絕緣；形成一控制閘，其經設置於該浮閘上方並與該浮閘絕緣；形成一抹除閘，其經設置於該第一區域上方並與該第一區域絕緣；及形成一選擇閘與該第二區域相鄰的該通道區域之一第二部分上方並與該第二部分 絕緣。該形成該浮閘包括：沉積一第一多晶矽層於該基材上方並與該基材絕緣；及蝕刻穿過該第一多晶矽層而留下構成該浮閘的該第一多晶矽層之一區塊。該形成該控制閘包括：沉積一第二多晶矽層於該第一多晶矽層上方並與該第一多晶矽層絕緣；及蝕刻穿過該第二多晶矽層而留下構成該控制閘的該第二多晶矽層之一區塊。該形成該抹除閘包括：沉積一第三多晶矽層於該第一區域上方並與該第一區域絕緣。該形成該選擇閘包括：沉積一第四多晶矽層於該基材上方並與該基材絕緣；及蝕刻穿過該第四多晶矽層而留下橫向相鄰於該浮閘及該控制閘並與該浮閘及該控制閘絕緣的該第四多晶矽層之一第一區塊。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
10‧‧‧半導體基材/基材
12‧‧‧氧化物層
14‧‧‧第一多晶矽層/多晶矽層
14a‧‧‧底切
16‧‧‧氮化物層
18‧‧‧光微影術光阻沉積/光阻
20‧‧‧溝槽
22‧‧‧記憶體單元區/記憶體區
22a‧‧‧作用區域
22b‧‧‧隔離區域
24‧‧‧HV/MV裝置區
26‧‧‧核心裝置區
28‧‧‧STI絕緣
30‧‧‧ONO(氧化物、氮化物、氧化物)絕緣/ONO層
32‧‧‧第二多晶矽層
34‧‧‧氮化物層
36‧‧‧氧化物層
38‧‧‧氮化物層
40‧‧‧氧化物層
42‧‧‧溝槽
44‧‧‧間隔物
46‧‧‧氧化物層
48‧‧‧遮蔽氧化物層
50‧‧‧源極(第一)區域
52‧‧‧穿隧氧化物
54‧‧‧多晶矽區塊/光阻
56‧‧‧氧化物
58‧‧‧堆疊結構；記憶體單元區結構
62‧‧‧氧化物
64‧‧‧氮化物間隔物
66‧‧‧氧化物；氧化物層；氧化物間隔物
68‧‧‧氧化物層
70‧‧‧高K絕緣材料層；高K絕緣體
72‧‧‧TiN層
74‧‧‧第三多晶矽層；多晶矽；多晶矽層；多晶矽區塊
76‧‧‧氧化物層
78‧‧‧多晶矽層
80‧‧‧氧化物層
82‧‧‧汲極區域
84‧‧‧源極區域
86‧‧‧汲極區域
88‧‧‧額外光阻
90‧‧‧源極區域
92‧‧‧汲極區域
94‧‧‧氧化物/氮化物間隔物
96‧‧‧矽化物
97‧‧‧絕緣材料
98‧‧‧絕緣材料
100‧‧‧溝槽
102‧‧‧金屬材料區塊；金屬閘
104‧‧‧絕緣材料
106‧‧‧接觸孔
108‧‧‧電接觸件
110‧‧‧多晶矽浮閘
112‧‧‧多晶矽控制(耦合)閘
114‧‧‧多晶矽抹除閘/抹除閘
116‧‧‧金屬字線/選擇閘/金屬選擇閘
120‧‧‧金屬材料
122‧‧‧多晶矽區塊
圖1A至圖7A係展示形成本發明之記憶體單元裝置之步驟的側剖面圖(依記憶體區中之記憶體單元WL方向)。
圖1B至圖7B係展示形成本發明之記憶體單元裝置之步驟的側剖面圖(依記憶體單元BL方向)。
圖8至圖26係展示形成本發明之記憶體單元裝置之步驟的側剖面圖。
圖27係展示本發明之記憶體單元裝置之一替代實施例的側剖面圖。
本發明係一種用於形成自我對準分離閘記憶體單元之技術，該等自我對準分離閘記憶體單元含有金屬閘、及在相同於記憶體單元陣列的晶圓晶粒上的低電壓邏輯裝置及高電壓邏輯裝置兩者。
程序開始於提供一半導體基材10。形成一氧化物層12於基材10上。形成一第一多晶矽(polysilicon/poly)層14於氧化物層12上。形成一氮化物層16於多晶矽層14上。氮化物層16可包括位於其上之一BARC塗層。使用一光微影術光阻沉積18、遮罩曝光及光阻蝕刻將該結構圖案化。對該結構之經暴露部分執行BARC、氮化物、多晶矽、氧化物及矽蝕刻，以形成延伸穿過所有這些層並且至該基材10中之溝槽20。溝槽20將基材劃分成一或多個記憶體單元區22、一或多個HV/MV裝置區24，及一或多個核心裝置區26，並且將記憶體單元區22劃分成作用區域22a及隔離區域22b。所得結構展示於圖1A(依記憶體區22中之記憶體單元WL方向的剖面)及圖1B(依記憶體單元BL方向的剖面)中。
移除光阻18後，用絕緣材料(例如，STI氧化物)填充溝槽20。較佳地，此涉及一習知STI程序，其中該等溝槽加襯有一氧化物層，後續接著氧化物沉積、退火及CMP(化學機械研磨)氧化物蝕刻。接著，藉由氮化物蝕刻移除氮化物層16。所得結構展示於圖2A及圖2B中。
較佳地，對經暴露之多晶矽層14執行多晶矽植入。接著，使用氧化物蝕刻以使STI絕緣28之上表面降低至低於多晶矽層14之上表面，如圖3A及圖3B中所展示。
藉由氧化物、氮化物、氧化物沉積及退火將一ONO(氧化物、氮化物、氧化物)絕緣30形成於該結構上方。形成一第二多晶矽層32於該結構上方，後續接著多晶矽植入及退火。接下來，形成一氮化物層34於該結構上，後續接著一氧化物層36，後續接著另一氮化物層38，後續接著另一氧化物層40，如圖4A及圖4B中所展示。
使用一光微影術程序(光阻、遮罩曝光及蝕刻)以選擇性地暴露記憶體單元區22中的該結構之部分。使用氧化物、氮化物及氧化物蝕刻以形成溝槽42於該結構之經暴露部分中，如圖5A及圖5B中所展示(光阻移除後)。執行氧化物沉積及蝕刻以沿溝槽42之側壁形成氧化物之間隔物44。間隔物之形成為所屬技術領域中眾所周知，且其涉及將材料沉積在一結構的輪廓上方，接著進行非等向性蝕刻處理，藉此移除該結構之水平表面上的材料，但在該結構之垂直定向表面上之材料大部分保持完好(具有圓化的上表面)。使用氮化物蝕刻以移除在溝槽42之底部(介於間隔物44之間)處的氮化物層34之經暴露部分。接著使用多晶矽蝕刻以移除在溝槽42之底部(介於間隔物44之間)處的第二多晶矽層32之經暴露部分。所得結構展示於圖6A及圖6B中。
執行HTO(熱氧化物(hot thermal oxide))沉積以形成一氧化物層46於該結構上(及在溝槽42中)，後續接著HTO退火。接著，執行氧化物、ONO及多晶矽蝕刻以使溝槽42向下延伸至氧化物層12。多晶矽蝕刻較佳係各向同性，使得有至第一多晶矽層14之 側壁的一輕微底切14a(即，負斜度)。所得結構展示於圖7A及圖7B中。接著沉積一遮蔽氧化物層48於該結構上，後續接著植入及退火以在溝槽42下方於該基材中形成源極(第一)區域50，如圖8中所展示。
執行氧化物蝕刻以移除遮蔽氧化物層48。接著執行氧化物沉積以形成一穿隧氧化物於第一多晶矽層14之底切邊緣處。接著沉積多晶矽於該結構上，後續接著多晶矽CMP回蝕，此會用多晶矽填充該等溝槽。進一步多晶矽回蝕在各溝槽42之底部處留下一多晶矽區塊54，如圖9中所展示。使用氧化物沉積及CMP氧化物蝕刻以用氧化物56填充溝槽42。接著使用氮化物蝕刻以移除氮化物層38，如圖10中所展示。
執行氧化物蝕刻以移除氧化物層36及暴露下伏氮化物層34。接著使用氮化物蝕刻以移除氮化物層34之經暴露部分，後續接著多晶矽蝕刻以移除第二多晶矽層32之經暴露部分。執行HTO沉積及退火。接著，執行HTO、ONO及多晶矽蝕刻以移除ONO層30及第一多晶矽層14之經暴露部分，如圖11中所展示，而留下構成一對記憶體單元的一堆疊結構58。雖然僅展示一單一堆疊結構58，但應理解，記憶體單元區22中有此類堆疊結構之一陣列。
接著形成光阻54於該結構上，並自相鄰於各堆疊結構58的記憶體單元區中之彼等部分選擇性地移除光阻。接著對該基材之相對應部分(在彼等部分上方最終將形成字線閘)執行植入程序，如圖12中所展示。移除光阻54後，執行熱氧化以在第一多晶矽層14之 經暴露側上形成氧化物62。執行氮化物沉積及氮化物蝕刻以形成氮化物間隔物64於堆疊結構58之側上，如圖13中所展示。
在此階段，可形成光阻並且選擇性地移除光阻，以選擇性地暴露晶圓之多種部分以進行植入。例如，可在HV/MV裝置區及核心裝置區中執行字線植入及Vt植入。接著使用氧化物蝕刻以移除該基材表面上的氧化物層12之經暴露部分。接著，藉由RTO及HTO，後續接著HTO退火，形成氧化物66(基材上的氧化物層及沿堆疊結構側壁的氧化物之間隔物)於該結構上，如圖14中所展示。
在此階段，可形成光阻並且選擇性地移除光阻，以選擇性地暴露晶圓之多種部分以進行進一步植入。例如，可在核心裝置區中視需要執行P井及N井植入。接著形成光阻於記憶體單元區22及核心裝置區26上方，而使HV/MV裝置區24暴露。使用氧化物蝕刻以移除HV/MV裝置區24中於該基材表面上的氧化物66，後續接著氧化程序以形成一較厚的氧化物層68。移除光阻後，形成額外光阻於HV/MV裝置區24上方，而使記憶體單元區22及核心裝置區26暴露於氧化物蝕刻，該氧化物蝕刻移除該基材表面上的氧化物層66、沿記憶體單元區結構58之氧化物間隔物66、及沿記憶體單元區結構之頂部表面的氧化物，如圖15中所展示(移除光阻後)。
形成一高K絕緣材料層70於該結構上方，後續接著形成一TiN層72、一第三多晶矽層74、及一氧化物層76。使用光微影術將氧化物層圖案化以自記憶體單元區22移除氧化物層76，但使氧化物層76在HV/MV裝置區24及核心裝置區26中保持完好。接著執 行另一多晶矽沉積以加厚記憶體單元區22中的多晶矽74、及形成多晶矽層78於該等HV/MV裝置及核心裝置區中的氧化物層76上方，如圖16中所展示。
BARC塗布後，執行多晶矽蝕刻以薄化多晶矽層74並且移除多晶矽層78。接著，藉由氧化物蝕刻移除氧化物層76，而留下多晶矽層74，且在記憶體單元區22中的多晶矽層74之厚度相對大於在HV/MV裝置區24及核心裝置區26中的多晶矽層74之厚度，如圖17中所展示。形成一氧化物層80於該結構上方，藉由光微影術將氧化物層80圖案化，以選擇性地暴露下伏多晶矽74之部分。對多晶矽之經暴露部分執行多晶矽蝕刻而留下在多個區中的多晶矽74區塊，如圖18中所展示(移除光微影術光阻後)。
使用光微影術(即，光阻沉積、遮罩曝光、多晶矽蝕刻、氧化物蝕刻)再次將氧化物層80圖案化，以移除記憶體單元區中的氧化物層80之部分，而使多晶矽區塊74之下伏部分暴露。光阻移除後，接著執行多晶矽蝕刻以移除多晶矽區塊74之彼等經暴露部分(即，減小記憶體單元區22中的多晶矽區塊74之寬度)。接著執行TiN蝕刻以移除TiN層72之經暴露部分。接著執行氧化物蝕刻，該氧化物蝕刻移除在多晶矽區塊74上方的氧化物層80，並且移除在該基材表面上的高K絕緣體70。所得結構展示於圖19中。
使用氧化程序以形成一氧化物層於該基材之經暴露表面部分上。接著執行一系列植入以在多個區中形成源極/汲極區域。例如，形成光阻於該結構上方，並且僅自記憶體單元區22移除該光阻。 接著，執行LDD植入以形成汲極區域82。光阻移除後，形成額外光阻於該結構上方，並且僅自核心裝置區26移除該額外光阻。接著，執行植入以在核心裝置區26中形成源極區域84及汲極區域86。接著執行氧化物蝕刻以移除在核心裝置區26中在該基材表面上的氧化物層。光阻移除後，形成額外光阻88於該結構上方，並且僅自HV/MV裝置區24移除該額外光阻88。接著，執行高電壓植入以形成源極區域90及汲極區域92於HV/MV裝置區24中，如圖20中所展示(使用氧化物蝕刻以移除在HV/MV裝置區24中在該基材表面上的氧化物層後)。藉由分開植入，在這三個區中的各種源極/汲極區域可經形成以具有不同崩潰電壓(breakdown voltage)，並且容納在不同導電類型之井(即，P井相對於N井)中形成的各種區域。
光阻移除後，執行氧化物及氮化物沉積以及回蝕以沿該等結構之側壁形成氧化物/氮化物間隔物94。可執行額外植入以完成源極/汲極區域之形成，其中間隔物阻擋此植入，使得到漸變接面，如圖21中所展示。形成光阻於該結構上方，並且經由光微影術選擇性地移除該光阻以選擇性地暴露記憶體單元區22中的結構。接著執行氧化物蝕刻以移除在記憶體單元區22中在多晶矽區塊上的氧化物。光阻移除後，形成矽化物96於該等多晶矽區塊之經暴露頂部表面及該基材之經暴露上表面上。接著形成絕緣材料97(例如，氧化物)及98(例如，ILDO(層間介電質))於該結構上方。所得結構展示於圖22中。
執行ILDO蝕刻以暴露HV/MV裝置區24及核心裝置區26中的多晶矽區塊74、及暴露在記憶體單元區22中的各堆疊結構 58之外多晶矽區塊74。可使用經圖案化之光阻以保護記憶體單元區，以防在HV/MV裝置區及核心裝置區中的額外ILDO蝕刻到達彼等區中的多晶矽區塊74。接著，藉由多晶矽蝕刻移除經暴露之多晶矽區塊74，而留下溝槽100，如圖23中所展示。藉由金屬沉積及回蝕，以金屬材料區塊102填充溝槽100(即，形成邏輯裝置及記憶體單元之金屬閘)。可使用用於其他區的保護光阻，為不同區分開執行金屬沉積及回蝕。所得結構展示於圖24中。
接著形成絕緣材料104(例如，ILDO)於該結構上方並且使用CMP蝕刻將絕緣材料104平坦化。接著形成光阻於該結構上並且藉由光微影術將該光阻圖案化，以選擇性地暴露該絕緣材料。接著使用蝕刻以移除該絕緣材料之經暴露部分以建立接觸孔106，接觸孔106穿過絕緣材料104向下至源極區域及汲極區域且使該等源極區域及汲極區域暴露，如圖25中所展示(光阻移除後)。接著，以適當的導電材料填充接觸孔106以建立用於源極/汲極區域的電接觸件108。最終結構展示於圖26中。
該等記憶體單元各包括源極區域50及汲極區域82、多晶矽浮閘110、多晶矽控制(耦合)閘112、多晶矽抹除閘114、以及一金屬字線或選擇閘116。該等記憶體單元經成對地形成，其等共用一共同的抹除閘114及共同的源極區域50。HV/MV裝置區24中的各邏輯裝置包括源極區域90、汲極區域92、及一金屬閘102。核心裝置區26中的各邏輯裝置包括源極區域84、汲極區域86、及一金屬閘102。
上文描述之形成程序具有許多優點。第一，在移除記憶體單元及邏輯裝置的多晶矽閘及用金屬材料取代多晶矽閘之前，該等記憶體單元及邏輯裝置完全係在一自我對準程序中形成。首先形成記憶體單元組件(尤其，浮閘、控制閘、抹除閘及介於浮閘與抹除閘之間之穿隧氧化物)，其等並受到來自稍後實施之金屬閘形成處理的絕緣材料保護。浮閘之側係藉由分開的處理步驟所形成，以使源極區域上方的浮閘側壁可經形成以具有輕微底切，以增強面向抹除閘的尖銳邊緣，同時相鄰於選擇閘的浮閘側壁經形成以具有一垂直定向。許多元件係彼此自我對準，此減少所需之光微影術遮罩步驟的數量。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如從申請專利範圍及說明中可明白顯示，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任意的順序來執行，只要是可適當地形成記憶體單元對及相關聯之邏輯裝置即可。單一材料層可形成為多個具有此類或類似材料之層，且反之亦然。最後，金屬選擇閘116可以導電材料之複合物製成。例如，選擇閘116不是以一固態金屬區塊製成，而是選擇閘116可由L形狀之金屬材料120及一多晶矽區塊122形成，如圖27中所展示。舉另一實例而言，選擇閘116可仍 然係多晶矽(即，圖22中展示之記憶體單元區22中的外多晶矽區塊74未被移除且未用如圖23至圖24中展示之金屬區塊取代)。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
22‧‧‧記憶體單元區/記憶體區
24‧‧‧HV/MV裝置區
26‧‧‧核心裝置區
50‧‧‧源極(第一)區域
82‧‧‧汲極區域
84‧‧‧源極區域
86‧‧‧汲極區域
90‧‧‧源極區域
92‧‧‧汲極區域
102‧‧‧金屬材料區塊；金屬閘
108‧‧‧電接觸件
110‧‧‧多晶矽浮閘
112‧‧‧多晶矽控制(耦合)閘
114‧‧‧多晶矽抹除閘/抹除閘
116‧‧‧金屬字線/選擇閘/金屬選擇閘

Claims (13)

  1. 一種形成一記憶體裝置之方法，其包含：在一第一導電類型的一基材中，形成一第二導電類型之分隔開的第一與第二區域，從而於其等間界定出一通道區域；形成一浮閘，其經設置於與該第一區域相鄰的該通道區域之一第一部分上方並與該第一部分絕緣；形成一控制閘，其經設置於該浮閘上方並與該浮閘絕緣；形成一抹除閘，其經設置於該第一區域上方並與該第一區域絕緣；形成一選擇閘於與該第二區域相鄰的該通道區域之一第二部分上方並與該第二部分絕緣；其中該形成該浮閘包括：形成一第一絕緣層於該基材上，形成一第一導電層於該第一絕緣層上，執行一第一蝕刻以形成穿過該第一導電層之一第一溝槽，及執行一第二蝕刻以形成穿過該第一導電層之一第二溝槽，該第二蝕刻不同於該第一蝕刻，其中該浮閘構成介於該第一溝槽與該第二溝槽之間之該第一導電層，其中該第一區域經設置於該第一溝槽下方， 其中在該第一溝槽處的該第一導電層之一側壁具有一負斜度，且其中在該第二溝槽處的該第一導電層之一側壁為垂直的。
  2. 如請求項1之方法，其中形成該選擇閘包括：沉積一多晶矽層於該基材上方並與該基材絕緣；及蝕刻穿過該多晶矽層而留下橫向相鄰於該浮閘及該控制閘並與該浮閘及該控制閘絕緣的該多晶矽層之一第一區塊。
  3. 如請求項2之方法，其進一步包含藉由下列方式形成一第一邏輯裝置於該基材上：形成一第一邏輯閘於該基材上方並與該基材絕緣；於該基材中形成該第二導電類型之分隔開的第三及第四區域，從而於其等間界定出一第二通道區域；其中該第一邏輯閘經設置於該第二通道區域上方且係藉由下列方式形成：蝕刻穿過該多晶矽層而留下該多晶矽層之一第二區塊，移除該多晶矽層之該第二區塊並且用構成該第一邏輯閘的金屬材料之一第一區塊取代該多晶矽層之該第二區塊。
  4. 如請求項3之方法，其進一步包含藉由下列方式形成一第二邏輯裝置於該基材上：形成一第二邏輯閘於該基材上方並與該基材絕緣；於該基材中形成該第二導電類型之分隔開的第五及第六區域，從而於其等間界定出一第三通道區域； 其中該第二邏輯閘經設置於該第三通道區域上方且係藉由下列方式形成：蝕刻穿過該多晶矽層而留下該多晶矽層之一第三區塊；移除該多晶矽層之該第三區塊並且用構成該第二邏輯閘的金屬材料之一第二區塊取代該多晶矽層之該第三區塊。
  5. 如請求項4之方法，其中：藉由一第二絕緣層使該第一邏輯閘與該基材絕緣；藉由一第三絕緣層使該第二邏輯閘與該基材絕緣；該第二絕緣層比該第三絕緣層厚。
  6. 如請求項4之方法，其中該第一邏輯閘及該第二邏輯閘各自之一高度低於選擇閘之一高度。
  7. 一種形成一記憶體裝置之方法，其包含：在一第一導電類型的一基材中，形成一第二導電類型之分隔開的第一與第二區域，從而於其等間界定出一通道區域；形成一浮閘，其經設置於與該第一區域相鄰的該通道區域之一第一部分上方並與該第一部分絕緣；形成一控制閘，其經設置於該浮閘上方並與該浮閘絕緣；形成一抹除閘，其經設置於該第一區域上方並與該第一區域絕緣；形成一選擇閘於與該第二區域相鄰的該通道區域之一第二部分上方並與該第二部分絕緣； 其中該形成該浮閘包括：沉積一第一多晶矽層於該基材上方並與該基材絕緣；及蝕刻穿過該第一多晶矽層而留下構成該浮閘的該第一多晶矽層之一區塊；其中該形成該控制閘包括：沉積一第二多晶矽層於該第一多晶矽層上方並與該第一多晶矽層絕緣；及蝕刻穿過該第二多晶矽層而留下構成該控制閘的該第二多晶矽層之一區塊；其中該形成該抹除閘包括：沉積一第三多晶矽層於該第一區域上方並與該第一區域絕緣；其中該形成該選擇閘包括：沉積一第四多晶矽層於該基材上方並與該基材絕緣；及蝕刻穿過該第四多晶矽層而留下橫向相鄰於該浮閘及該控制閘並與該浮閘及該控制閘絕緣的該第四多晶矽層之一第一區塊。
  8. 如請求項7之方法，其中該第四多晶矽層之該第一區塊構成該選擇閘。
  9. 如請求項7之方法，其中該形成該選擇閘進一步包含：移除該第四多晶矽層之該第一區塊並且用構成該選擇閘的金屬材料之一第一區塊取代該第四多晶矽層之該第一區塊。
  10. 如請求項7之方法，其進一步包含藉由下列方式形成一第一邏輯裝置於該基材上：形成一第一邏輯閘於該基材上方並與該基材絕緣；於該基材中形成該第二導電類型之分隔開的第三及第四區域，從而於其等間界定出一第二通道區域； 其中該第一邏輯閘經設置於該第二通道區域上方且係藉由下列方式形成：蝕刻穿過該第四多晶矽層而留下該第四多晶矽層之一第二區塊，移除該第四多晶矽層之該第二區塊並且用構成該第一邏輯閘的金屬材料之一第一區塊取代該第四多晶矽層之該第二區塊。
  11. 如請求項10之方法，其進一步包含藉由下列方式形成一第二邏輯裝置於該基材上：形成一第二邏輯閘於該基材上方並與該基材絕緣；於該基材中形成該第二導電類型之分隔開的第五及第六區域，從而於其等間界定出一第三通道區域；其中該第二邏輯閘經設置於該第三通道區域上方且係藉由下列方式形成：蝕刻穿過該第四多晶矽層而留下該第四多晶矽層之一第三區塊，移除該第四多晶矽層之該第三區塊並且用構成該第二邏輯閘的金屬材料之一第二區塊取代該第四多晶矽層之該第三區塊。
  12. 如請求項11之方法，其中：藉由一第一絕緣層使該第一邏輯閘與該基材絕緣；藉由一第二絕緣層使該第二邏輯閘與該基材絕緣； 該第一絕緣層比該第二絕緣層厚。
  13. 如請求項11之方法，其中該第一邏輯閘及該第二邏輯閘各自之一高度低於選擇閘之一高度。
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