KR101878114B1 - 금속 게이트들 및 로직 디바이스들을 갖는 자가 정렬된 분리형 게이트 메모리 셀 어레이를 형성하는 방법 - Google Patents

금속 게이트들 및 로직 디바이스들을 갖는 자가 정렬된 분리형 게이트 메모리 셀 어레이를 형성하는 방법 Download PDF

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Abstract

채널 영역이 사이에 있는 이격된 제1 영역 및 제2 영역을 형성하고, 채널 영역의 제1 부분 위에 그로부터 절연되는 플로팅 게이트를 형성하고, 플로팅 게이트 위에 그로부터 절연되는 제어 게이트를 형성하고, 제1 영역 위에 그로부터 절연되는 소거 게이트를 형성하고, 채널 영역의 제2 부분 위에 그로부터 절연되는 선택 게이트를 형성함으로써, 메모리 디바이스를 형성하는 방법이 기술된다. 플로팅 게이트를 형성하는 것은 기판 상에 제1 절연 층을 형성하는 것, 제1 절연 층 상에 제1 전도성 층을 형성하는 것, 및 2개의 개별 에칭들을 수행하여 제1 전도성 층을 통하는 제1 및 제2 트렌치들을 형성하는 것을 포함한다. 제1 트렌치에 있는 제1 전도성 층의 측벽은 네거티브 기울기를 갖고, 제2 트렌치에 있는 제1 전도성 층의 측벽은 수직이다.

Description

금속 게이트들 및 로직 디바이스들을 갖는 자가 정렬된 분리형 게이트 메모리 셀 어레이를 형성하는 방법
관련 출원
본 출원은 2015년 1월 23일자로 출원된 미국 가출원 제62/107,077호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀 어레이들에 관한 것이다.
분리형 게이트 메모리 셀들을 그러한 셀들의 어레이로서 형성하는 것은 본 기술 분야에 주지되어 있다. 예를 들어, 미국 특허 제7,868,375호(모든 목적들을 위해 본 명세서에 참고로 포함됨)는 메모리 셀들의 어레이를 개시하는데, 여기서 각각의 메모리 셀은 채널 영역이 소스 영역과 드레인 영역 사이에 한정된 기판 상에 모두가 형성되는 플로팅 게이트, 제어 또는 커플링 게이트, 선택 게이트, 및 소거 게이트를 포함한다. 공간의 효율적인 사용을 위해, 메모리 셀들은 쌍들로 형성되는데, 각각의 쌍은 공통 소스 영역 및 소거 게이트를 공유한다.
또한, 메모리 셀들의 어레이와 동일한 웨이퍼 다이 상에 저전압 로직 디바이스와 고전압 로직 디바이스 양측 모두를 형성하는 것이 공지되어 있다. 그러한 로직 디바이스들은, 각각이 소스와 드레인, 및 소스와 드레인 사이의 채널 영역의 전도성을 제어하는 폴리 게이트를 갖는 트랜지스터들을 포함할 수 있다.
메모리 디바이스를 형성하는 방법은, 제1 전도성 타입의 기판에, 채널 영역을 사이에 한정하는 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 형성하는 단계; 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계; 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트를 형성하는 단계; 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 형성하는 단계; 및 제2 영역에 인접한 채널 영역의 제2 부분 위에 그로부터 절연되는 선택 게이트를 형성하는 단계를 포함한다. 플로팅 게이트를 형성하는 단계는, 기판 상에 제1 절연 층을 형성하는 단계, 제1 절연 층 상에 제1 전도성 층을 형성하는 단계, 제1 에칭을 수행하여 제1 전도성 층을 통하는 제1 트렌치를 형성하는 단계, 및 제1 에칭과는 상이한 제2 에칭을 수행하여 제1 전도성 층을 통하는 제2 트렌치를 형성하는 단계를 포함한다. 플로팅 게이트는 제1 트렌치와 제2 트렌치 사이의 제1 전도성 층을 구성한다. 제1 영역은 제1 트렌치 아래에 배치된다. 제1 트렌치에 있는 제1 전도성 층의 측벽은 네거티브 기울기(negative slope)를 갖고, 제2 트렌치에 있는 제1 전도성 층의 측벽은 수직이다.
메모리 디바이스를 형성하는 방법은, 제1 전도성 타입의 기판에, 채널 영역을 사이에 한정하는 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 형성하는 단계; 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계; 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트를 형성하는 단계; 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 형성하는 단계; 및 제2 영역에 인접한 채널 영역의 제2 부분 위에 그로부터 절연되는 선택 게이트를 형성하는 단계를 포함한다. 플로팅 게이트를 형성하는 단계는, 기판 위에 그로부터 절연되는 제1 폴리실리콘 층을 증착하는 단계, 및 제1 폴리실리콘 층을 에칭하여, 플로팅 게이트를 구성하는 제1 폴리실리콘 층의 블록을 남기는 단계를 포함한다. 제어 게이트를 형성하는 단계는, 제1 폴리실리콘 층 위에 그로부터 절연되는 제2 폴리실리콘 층을 증착하는 단계, 및 제2 폴리실리콘 층을 에칭하여, 제어 게이트를 구성하는 제2 폴리실리콘 층의 블록을 남기는 단계를 포함한다. 소거 게이트를 형성하는 단계는 제1 영역 위에 그로부터 절연되는 제3 폴리실리콘 층을 증착하는 단계를 포함한다. 선택 게이트를 형성하는 단계는, 기판 위에 그로부터 절연되는 제4 폴리실리콘 층을 증착하는 단계, 및 제4 폴리실리콘 층을 에칭하여, 플로팅 게이트 및 제어 게이트에 측방향으로 인접하면서 그들로부터 절연되는 제4 폴리실리콘 층의 제1 블록을 남기는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 7a는 본 발명의 메모리 셀 디바이스를 형성하는 데 있어서의 단계들을 도시한 (메모리 영역에서 셀 WL 방향으로의) 측단면도들이다.
도 1b 내지 도 7b는 본 발명의 메모리 셀 디바이스를 형성하는 데 있어서의 단계들을 도시한 (셀 BL 방향으로의) 측단면도들이다.
도 8 내지 도 26은 본 발명의 메모리 셀 디바이스를 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
도 27은 본 발명의 메모리 셀 디바이스의 대안의 실시예를 도시한 측단면도이다.
본 발명은 메모리 셀 어레이와 동일한 웨이퍼 다이 상에 금속 게이트들, 및 저전압 로직 디바이스와 고전압 로직 디바이스 양측 모두를 갖는 자가 정렬된 분리형 게이트 메모리 셀들을 형성하기 위한 기법이다.
공정은 반도체 기판(10)을 제공함으로써 시작된다. 산화물 층(12)이 기판(10) 상에 형성된다. 제1 폴리실리콘(폴리) 층(14)이 산화물 층(12) 상에 형성된다. 질화물 층(16)이 폴리 층(14) 상에 형성된다. 질화물 층(16)은 BARC 코팅을 그 상에 포함할 수 있다. 구조물은 포토리소그래피 포토레지스트 증착(18), 마스크 노출, 및 포토레지스트 에칭을 이용하여 패턴화된다. 구조물의 노출된 부분들에 대해 BARC, 질화물, 폴리, 산화물, 및 실리콘 에칭들을 수행하여, 이들 층들 모두를 통해서 기판(10) 내로 연장되는 트렌치들(20)을 형성한다. 트렌치들(20)은 기판을 하나 이상의 메모리 셀 영역들(22), 하나 이상의 HV/MV 디바이스 영역들(24), 및 하나 이상의 코어 디바이스 영역들(26)로 분리하고, 메모리 셀 영역(22)을 활성 영역들(22a) 및 분리 영역들(22b)로 분리한다. 생성된 구조물이 도 1a(메모리 영역(22)에서 셀 WL 방향으로의 단면) 및 도 1b(셀 BL 방향으로의 단면)에 도시되어 있다.
포토레지스트(18)가 제거된 후, 트렌치들(20)은 절연 재료(예컨대, STI 산화물)로 충전된다. 바람직하게는, 이는 트렌치들이 산화물 층으로 라이닝되고, 뒤이어 산화물 증착, 어닐링, 및 화학적 기계적 연마(chemical mechanical polish, CMP) 산화물 에칭이 이어지는 종래의 STI 공정을 수반한다. 이어서, 질화물 층(16)이 질화물 에칭에 의해 제거된다. 생성된 구조물이 도 2a 및 도 2b에 도시되어 있다.
바람직하게는, 노출된 폴리 층(14)에 대해 폴리 주입을 수행한다. 이어서, 도 3a 및 도 3b에 도시된 바와 같이, 산화물 에칭을 이용하여, STI 절연부(28)의 상부 표면을 폴리 층(14)의 상부 표면 아래로 낮춘다.
ONO(산화물, 질화물, 산화물) 절연부(30)가 산화물, 질화물, 산화물 증착 및 어닐링에 의해 구조물 위에 형성된다. 제2 폴리 층(32)이 구조물 위에 형성되고, 뒤이어 폴리 주입 및 어닐링이 이어진다. 다음, 도 4a 및 도 4b에 도시된 바와 같이, 질화물 층(34), 뒤이어 산화물 층(36), 뒤이어 다른 질화물 층(38), 그리고 뒤이어 다른 산화물 층(40)이 구조물 상에 형성된다.
포토리소그래피 공정(포토레지스트, 마스크 노출, 및 에칭)을 이용하여 메모리 셀 영역(22) 내의 구조물의 부분들을 선택적으로 노출시킨다. (포토레지스트 제거 후) 도 5a 및 도 5b에 도시된 바와 같이, 산화물, 질화물, 및 산화물 에칭들을 이용하여, 구조물의 노출된 부분들 내에 트렌치들(42)을 형성한다. 산화물 증착 및 에칭을 수행하여 트렌치(42)의 측벽들을 따라서 산화물의 스페이서들(44)을 형성한다. 스페이서들의 형성은 본 기술 분야에 주지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 뒤이어 이방성 에칭 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면들로부터 제거되는 한편, 재료는 (둥근 상부 표면을 갖는) 구조물의 수직 배향 표면들 상에 크게 변형되지 않은 상태로 남아 있게 된다. 질화물 에칭을 이용하여 (스페이서들(44) 사이에서) 트렌치들(42)의 저부에 있는 질화물 층(34)의 노출된 부분들을 제거한다. 이어서, 폴리 에칭을 이용하여 (스페이서들(44) 사이에서) 트렌치들(42)의 저부에 있는 제2 폴리 층(32)의 노출된 부분들을 제거한다. 생성된 구조물이 도 6a 및 도 6b에 도시되어 있다.
HTO(hot thermal oxide, 고온 열 산화물) 증착을 수행하여 구조물 상에(그리고 트렌치들(42) 내에) 산화물의 층(46)을 형성하고, 뒤이어 HTO 어닐링이 이어진다. 이어서, 산화물, ONO, 및 폴리 에칭들을 수행하여 트렌치들(42)을 산화물 층(12)에 이르기까지 아래로 연장한다. 폴리 에칭은 바람직하게는 등방성이고, 따라서, 제1 폴리 층(14)의 측벽에 대해 약간의 언더컷(14a)(즉, 네거티브 기울기)이 있게 된다. 생성된 구조물이 도 7a 및 도 7b에 도시되어 있다. 이어서, 도 8에 도시된 바와 같이, 스크리닝 산화물 층(48)이 구조물 상에 증착되고, 뒤이어 기판에 소스(제1) 영역들(50)을 트렌치들(42) 아래로 형성하기 위해 주입 및 어닐링이 이어진다.
산화물 에칭을 수행하여 스크리닝 산화물 층(48)을 제거한다. 이어서, 산화물 증착을 수행하여 제1 폴리 층(14)의 언더컷 에지들에서 터널 산화물(52)을 형성한다. 이어서, 폴리실리콘이 구조물 상에 증착되고, 뒤이어 폴리 CMP 에칭백이 이어지는데, 이는 트렌치들을 폴리실리콘으로 충전한다. 도 9에 도시된 바와 같이, 추가 폴리 에칭백이 각각의 트렌치(42)의 저부에서 폴리실리콘의 블록(54)을 남긴다. 산화물 증착 및 CMP 산화물 에칭을 이용하여 트렌치들(42)을 산화물(56)로 충전한다. 이어서, 도 10에 도시된 바와 같이, 질화물 에칭을 이용하여 질화물 층(38)을 제거한다.
산화물 에칭을 수행하여, 산화물 층(36)을 제거하고 하부 질화물 층(34)을 노출시킨다. 이어서, 질화물 에칭을 이용하여 질화물 층(34)의 노출된 부분들을 제거하고, 뒤이어 폴리 에칭이 이어져서 제2 폴리 층(32)의 노출된 부분들을 제거한다. HTO 증착 및 어닐링을 수행한다. 이어서, 도 11에 도시된 바와 같이, HTO, ONO 및 폴리 에칭을 수행하여 ONO 층(30) 및 제1 폴리 층(14)의 노출된 부분들을 제거하여, 메모리 셀들의 쌍을 구성하는 스택 구조물(58)을 남긴다. 단일 스택 구조물(58)만이 도시되어 있지만, 메모리 셀 영역(22) 내에 그러한 스택 구조물들의 어레이가 있다는 것을 이해해야 한다.
이어서, 포토레지스트(60)가 구조물 상에 형성되고, 각각의 스택 구조물(58)에 인접한 메모리 셀 영역 내의 그 부분들로부터 선택적으로 제거된다. 이어서, 도 12에 도시된 바와 같이, 기판의 대응하는 부분들(결국 이들 위에 워드 라인 게이트들이 형성될 것임)에 대해 주입 공정을 수행한다. 포토레지스트(54)가 제거된 후, 열 산화를 수행하여 제1 폴리 층(14)의 노출된 측부들 상에 산화물(62)을 형성한다. 도 13에 도시된 바와 같이, 질화물 증착 및 질화물 에칭을 수행하여 스택 구조물(58)의 측부들 상에 질화물 스페이서들(64)을 형성한다.
이러한 단계에서, 포토레지스트가 주입을 위해 형성되어 웨이퍼의 다양한 부분들을 선택적으로 노출시키도록 선택적으로 제거될 수 있다. 예를 들어, HV/MV 디바이스 영역 및 코어 디바이스 영역에서 워드 라인 주입들 및 Vt 주입들을 수행할 수 있다. 이어서, 산화물 에칭을 이용하여 기판 표면 상에서 산화물 층(12)의 노출된 부분들을 제거한다. 이어서, 도 14에 도시된 바와 같이, 산화물(66)(기판 상의 산화물의 층, 및 스택 구조물 측벽들을 따르는 산화물의 스페이서들)이 RTO 및 HTO에 의해 구조물 상에 형성되고, 뒤이어 HTO 어닐링이 이어진다.
이러한 단계에서, 포토레지스트가 추가 주입을 위해 형성되어 웨이퍼의 다양한 부분들을 선택적으로 노출시키도록 선택적으로 제거될 수 있다. 예를 들어, 필요에 따라 코어 디바이스 영역에서 P-웰 및 N-웰 주입들을 수행할 수 있다. 이어서, 포토레지스트가 메모리 셀 영역(22) 및 코어 디바이스 영역(26) 위에 형성되어, HV/MV 디바이스 영역(24)을 노출된 상태로 남긴다. 산화물 에칭을 이용하여 HV/MV 디바이스 영역(24)에서 기판 표면 상의 산화물(66)을 제거하고, 뒤이어 산화 공정이 이어져서 보다 두꺼운 산화물 층(68)을 형성한다. (포토레지스트가 제거된 후) 도 15에 도시된 바와 같이, 포토레지스트가 제거된 후, 추가적인 포토레지스트가 HV/MV 디바이스 영역(24) 위에 형성되어, 기판 표면 상의 산화물 층(66), 메모리 셀 영역 구조물(58)을 따르는 산화물 스페이서들(66), 및 메모리 셀 영역 구조물의 상부 표면을 따르는 산화물을 제거하는 산화물 에칭에 메모리 셀 영역(22) 및 코어 디바이스 영역(26)을 노출시킨 상태로 남긴다.
하이(high) K 절연 재료의 층(70)이 구조물 위에 형성되고, 뒤이어 TiN 층(72), 폴리 실리콘의 제3 층(74), 및 산화물 층(76)의 형성이 이어진다. 산화물 층이 포토리소그래피를 이용하여 패턴화되어 메모리 셀 영역(22)으로부터 산화물 층(76)을 제거하지만, 그를 HV/MV 디바이스 영역(24) 및 코어 디바이스 영역(26)에서는 그대로 남긴다. 이어서, 도 16에 도시된 바와 같이, 다른 폴리 증착을 수행하여, 메모리 셀 영역(22) 내의 폴리 층(74)을 후막화하고 HV/MV 디바이스 영역 및 코어 디바이스 영역 내의 산화물 층(76) 위에 폴리실리콘 층(78)을 형성한다.
BARC 코팅 후, 폴리 에칭을 수행하여, 폴리 층(74)을 박막화하고 폴리 층(78)을 제거한다. 이어서, 도 17에 도시된 바와 같이, 산화물 층(76)이 산화물 에칭에 의해 제거되어, HV/MV 디바이스 영역(24) 및 코어 디바이스 영역(26)에서의 두께에 비해 메모리 셀 영역(22)에서의 두께가 더 두꺼운 폴리 층(74)을 남긴다. 하부 폴리(74)의 부분들을 선택적으로 노출시키도록 포토리소그래피에 의해 패턴화되는 산화물 층(80)이 구조물 위에 형성된다. (포토리소그래피 포토레지스트의 제거 후) 도 18에 도시된 바와 같이, 노출된 폴리 부분들에 대해 폴리 에칭을 수행하여, 다양한 영역들에 폴리의 블록들(74)을 남긴다.
포토리소그래피(즉, 포토레지스트 증착, 마스크 노출, 폴리 에칭, 산화물 에칭)를 이용하여 산화물 층(80)이 다시 패턴화되어, 메모리 셀 영역 내의 산화물 층(80)의 부분들을 제거하여, 폴리 블록들(74)의 하부 부분들을 노출된 상태로 남긴다. 포토레지스트 제거 후, 이어서 폴리 에칭을 수행하여 폴리 블록들(74)의 그 노출된 부분들을 제거한다(즉, 메모리 셀 영역(22) 내의 폴리 블록들(74)의 폭을 감소시킨다). 이어서, TiN 에칭을 수행하여 TiN 층(72)의 노출된 부분들을 제거한다. 이어서, 폴리 블록들(74) 위의 산화물 층(80)을 제거하고 기판 표면 상의 하이 K 절연체(70)를 제거하는 산화물 에칭을 수행한다. 생성된 구조물이 도 19에 도시되어 있다.
산화 공정을 이용하여 기판의 노출된 표면 부분들 상에 산화물의 층을 형성한다. 이어서, 일련의 주입들을 수행하여 다양한 영역들 내에 소스/드레인 영역들을 형성한다. 예를 들어, 포토레지스트가 구조물 위에 형성되고, 메모리 셀 영역(22)으로부터만 제거된다. 이어서, LDD 주입을 수행하여 드레인 영역들(82)을 형성한다. 포토레지스트 제거 후, 추가 포토레지스트가 구조물 위에 형성되고, 코어 디바이스 영역(26)으로부터만 제거된다. 이어서, 주입을 수행하여 코어 디바이스 영역(26) 내에 소스 및 드레인 영역들(84, 86)을 형성한다. 이어서, 산화물 에칭을 수행하여 코어 디바이스 영역(26) 내의 기판 표면 상의 산화물 층을 제거한다. 포토레지스트 제거 후, 추가 포토레지스트(88)가 구조물 위에 형성되고, HV/MV 디바이스 영역(24)으로부터만 제거된다. 이어서, (산화물 에칭을 이용하여 HV/MV 디바이스 영역(24) 내의 기판 표면 상의 산화물 층을 제거한 후) 도 20에 도시된 바와 같이, 고전압 주입을 수행하여 HV/MV 디바이스 영역(24)에 소스 및 드레인 영역들(90, 92)을 형성한다. 주입들을 분리함으로써, 3개의 영역들 내의 다양한 소스/드레인 영역들이 상이한 항복 전압들로 형성될 수 있고, 상이한 전도성 타입의 웰들(즉, P-웰 대 N-웰) 내의 다양한 영역들의 형성을 도모한다.
포토레지스트 제거 후, 산화물 및 질화물 증착들과 에칭백을 수행하여 구조물들의 측벽들을 따라서 산화물/질화물 스페이서들(94)을 형성한다. 도 21에 도시된 바와 같이, 소스/드레인 영역 형성을 완료하기 위하여 추가 주입들을 수행할 수 있고, 여기서 스페이서들은 경사가 완만한(graded) 접합부들을 생성하도록 이러한 주입을 차단한다. 포토레지스트가 구조물 위에 형성되고, 포토리소그래피를 통해 선택적으로 제거되어 메모리 셀 영역(22) 내의 구조물들을 선택적으로 노출시킨다. 이어서, 산화물 에칭을 수행하여 메모리 셀 영역(22) 내의 폴리 블록들 상의 산화물을 제거한다. 포토레지스트 제거 후, 실리사이드(96)가 폴리 블록들의 노출된 상부 표면들 및 기판의 노출된 상부 표면 상에 형성된다. 이어서, 절연 재료(97)(예컨대, 산화물) 및 절연 재료(98)(예컨대, ILDO - 층간 유전체)가 구조물 위에 형성된다. 생성된 구조물이 도 22에 도시되어 있다.
ILDO 에칭들을 수행하여, HV/MV 디바이스 및 코어 디바이스 영역들(24/26) 내의 폴리 블록들(74)을 노출시키고 메모리 셀 영역(22) 내의 각각의 스택 구조물(58)을 위한 외부 폴리 블록들(74)을 노출시킨다. 패턴화된 포토레지스트를 사용하여 HV/MV 디바이스 및 코어 디바이스 영역들 내의 추가 ILDO 에칭을 위한 메모리 셀 영역을 보호하여 그 영역들 내의 폴리 블록들(74)에 도달할 수 있다. 이어서, 도 23에 도시된 바와 같이, 노출된 폴리 블록들(74)이 폴리 에칭에 의해 제거되어 트렌치들(100)을 남긴다. 트렌치들(100)은 금속 증착 및 에칭백에 의해(즉, 로직 디바이스들 및 메모리 셀들을 위한 금속 게이트들을 형성함으로써) 금속 재료의 블록들(102)로 충전된다. 다른 영역들을 위한 보호용 포토레지스트를 이용하여 상이한 영역들에 대해 개별적으로 금속 증착 및 에칭백을 수행할 수 있다. 생성된 구조물이 도 24에 도시되어 있다.
이어서, 절연 재료(104)(예컨대, ILDO)가 구조물 위에 형성되고 CMP 에칭을 이용하여 평탄화된다. 이어서, 포토레지스트가 구조물 상에 형성되고, 포토리소그래피에 의해 패턴화되어 절연 재료를 선택적으로 노출시킨다. 이어서, (포토레지스트 제거 후) 도 25에 도시된 바와 같이, 에칭을 이용하여, 절연 재료의 노출된 부분들을 제거하여, 절연 재료(104)를 통하는 콘택트 홀들(106)을 소스 및 드레인 영역들에 이르기까지 아래로 생성하여 소스 및 드레인 영역들을 노출시킨다. 이어서, 콘택트 홀들(106)이 적절한 전도성 재료로 충전되어 소스/드레인 영역들에 대한 전기적 콘택트들(108)을 생성한다. 최종 구조물이 도 26에 도시되어 있다.
메모리 셀들 각각은 소스 및 드레인 영역들(50, 82), 폴리실리콘 플로팅 게이트(110), 폴리실리콘 제어(커플링) 게이트(112), 폴리실리콘 소거 게이트(114), 및 금속 워드 라인 또는 선택 게이트(116)를 포함한다. 메모리 셀들은 쌍들로 형성되어, 공통 소거 게이트(114) 및 공통 소스 영역(50)을 공유한다. HV/MV 디바이스 영역(24) 내의 각각의 로직 디바이스는 소스 및 드레인 영역들(90/92) 및 금속 게이트(102)를 포함한다. 코어 디바이스 영역(26) 내의 각각의 로직 디바이스는 소스 및 드레인 영역들(84/86) 및 금속 게이트(102)를 포함한다.
전술된 형성 공정은 많은 이점들을 갖는다. 첫째, 메모리 셀들 및 로직 디바이스들은 그들의 폴리 게이트들이 제거되어 금속 재료로 대체되기 전에 자가 정렬 공정으로 완전히 형성된다. 메모리 셀 컴포넌트들, 특히 플로팅 게이트, 제어 게이트, 소거 게이트, 및 플로팅 게이트와 소거 게이트 사이의 터널 산화물이 먼저 형성되고, 절연 재료에 의해, 나중에 구현되는 금속 게이트 형성 프로세싱으로부터 보호된다. 플로팅 게이트의 측부들은 별개의 프로세싱 단계들에 의해 형성되어, 소스 영역 위의 플로팅 게이트 측벽이 약간의 언더컷을 갖는 상태로 형성되어 소거 게이트와 대면하는 날카로운 에지를 증강시킬 수 있는 한편, 선택 게이트에 인접한 플로팅 게이트 측벽이 수직 배향으로 형성되게 한다. 많은 요소들이 서로 자가정렬되는데, 이는 필요한 포토리소그래피 마스킹 단계들의 수를 감소시킨다.
본 발명은 전술되고 본 명세서에 도시된 실시예(들)로 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어들의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 메모리 셀들의 쌍들 및 연관된 로직 디바이스들의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 재료의 단일 층이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 가능하다. 마지막으로, 금속 선택 게이트들(116)은 전도성 재료들의 합성물로 제조될 수 있다. 예를 들어, 도 27에 도시된 바와 같이, 고상 금속의 블록으로 제조되는 대신, 선택 게이트들(116)은 L자 형상의 금속 재료(120), 및 폴리실리콘의 블록(122)으로 형성될 수 있다. 다른 예로서, 선택 게이트들(116)은 폴리실리콘이 남아 있을 수 있다(즉, 도 22에 도시된 메모리 셀 영역(22) 내의 외부 폴리 블록들(74)은 제거되지 않고, 도 23 및 도 24에 도시된 바와 같이 금속 블록들로 대체된다).
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (13)

  1. 메모리 디바이스를 형성하는 방법으로서,
    제1 전도성 타입의 기판에, 채널 영역을 사이에 한정하는 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 형성하는 단계;
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트를 형성하는 단계;
    상기 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 형성하는 단계;
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트를 형성하는 단계;
    상기 기판 위에 그로부터 절연되는 제1 로직 게이트를 형성하는 단계; 및
    상기 기판에 제2 채널 영역을 사이에 한정하는 상기 제2 전도성 타입의 이격된 제3 영역 및 제4 영역을 형성하는 단계-상기 제1 로직 게이트는 상기 제2 채널 영역 상에 배치됨-를 포함하고,
    상기 플로팅 게이트를 형성하는 단계는,
    상기 기판 상에 제1 절연 층을 형성하는 단계,
    상기 제1 절연 층 상에 제1 전도성 층을 형성하는 단계,
    제1 에칭을 수행하여 상기 제1 전도성 층을 통하는 제1 트렌치를 형성하는 단계, 및
    상기 제1 에칭과는 상이한 제2 에칭을 수행하여 상기 제1 전도성 층을 통하는 제2 트렌치를 형성하는 단계를 포함하고,
    상기 플로팅 게이트는 상기 제1 트렌치와 상기 제2 트렌치 사이의 상기 제1 전도성 층을 구성하고,
    상기 제1 영역은 상기 제1 트렌치 아래에 배치되고,
    상기 플로팅 게이트의 상부 표면에서 상기 플로팅 게이트의 폭이 상기 플로팅 게이트의 저부 표면에서의 플로팅 게이트의 폭보다 크도록 상기 제1 트렌치에 있는 상기 제1 전도성 층의 측벽은 네거티브 기울기를 갖고, 상기 제2 트렌치에 있는 상기 제1 전도성 층의 측벽은 수직이고,
    상기 선택 게이트를 형성하는 단계는, 상기 기판 위에 그로부터 절연되는 폴리실리콘 층을 증착하는 단계, 및 상기 폴리실리콘 층을 에칭하여 상기 플로팅 게이트 및 상기 제어 게이트에 측방향으로 인접하면서 그들로부터 절연되는 상기 폴리실리콘 층의 제1 블록을 남기는 단계를 포함하고,
    상기 제1 로직 게이트를 형성하는 단계는, 상기 폴리실리콘 층 상에 산화물 층을 형성하는 단계, 상기 산화물 층 상에 폴리실리콘을 형성하는 단계, 상기 산화물 층 상의 폴리실리콘을 제거하는 단계, 상기 산화물 층을 제거하는 단계 및 상기 폴리실리콘을 에칭하여 상기 폴리실리콘 층의 제2 블록을 남기는 단계를 포함하고,
    상기 폴리실리콘 층의 상기 제1 블록은 상기 폴리실리콘 층의 상기 제2 블록의 높이보다 더 높은 높이를 갖는, 메모리 디바이스를 형성하는 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 로직 게이트는 추가로,
    상기 폴리실리콘 층의 제2 블록을 제거하고, 이를 상기 제1 로직 게이트를 구성하는 금속 재료의 제1 블록으로 대체함으로써 형성되는, 메모리 디바이스를 형성하는 방법.
  4. 청구항 3에 있어서,
    상기 기판 위에 그로부터 절연되는 제2 로직 게이트를 형성하고,
    상기 기판에 제3 채널 영역을 사이에 한정하는 상기 제2 전도성 타입의 이격된 제5 영역 및 제6 영역을 형성함으로써, 상기 기판 상에 제2 로직 디바이스를 형성하는 단계를 추가로 포함하고,
    상기 제2 로직 게이트는,
    상기 제3 채널 영역 위에 배치되고,
    상기 폴리실리콘 층을 에칭하여 상기 폴리실리콘 층의 제3 블록을 남기고, 그리고
    상기 폴리실리콘 층의 제3 블록을 제거하고, 이를 상기 제2 로직 게이트를 구성하는 금속 재료의 제2 블록으로 대체함으로써 형성되는, 메모리 디바이스를 형성하는 방법.
  5. 청구항 4에 있어서,
    상기 제1 로직 게이트는 제2 절연 층에 의해 상기 기판으로부터 절연되고,
    상기 제2 로직 게이트는 제3 절연 층에 의해 상기 기판으로부터 절연되고,
    상기 제2 절연 층은 상기 제3 절연 층보다 더 두꺼운, 메모리 디바이스를 형성하는 방법.
  6. 청구항 4에 있어서,
    상기 제1 로직 게이트 및 상기 제2 로직 게이트 각각은 상기 폴리실리콘 층의 상기 제1 블록의 높이보다 더 낮은 높이를 갖는, 메모리 디바이스를 형성하는 방법.
  7. 메모리 디바이스를 형성하는 방법으로서,
    제1 전도성 타입의 기판에, 채널 영역을 사이에 한정하는 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 형성하는 단계;
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트를 형성하는 단계;
    상기 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 형성하는 단계;
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 선택 게이트를 형성하는 단계;
    상기 기판 위에 그로부터 절연되는 제1 로직 게이트를 형성하는 단계; 및
    상기 기판에 제2 채널 영역을 사이에 한정하는 상기 제2 전도성 타입의 이격된 제3 영역 및 제4 영역을 형성하는 단계-상기 제1 로직 게이트는 상기 제2 채널 영역 상에 배치됨-를 포함하고,
    상기 플로팅 게이트를 형성하는 단계는 상기 기판 위에 그로부터 절연되는 제1 폴리실리콘 층을 증착하는 단계, 및 상기 제1 폴리실리콘 층을 에칭하여, 상기 플로팅 게이트를 구성하는 상기 제1 폴리실리콘 층의 블록을 남기는 단계를 포함하고,
    상기 제어 게이트를 형성하는 단계는 상기 제1 폴리실리콘 층 위에 그로부터 절연되는 제2 폴리실리콘 층을 증착하는 단계, 및 상기 제2 폴리실리콘 층을 에칭하여, 상기 제어 게이트를 구성하는 상기 제2 폴리실리콘 층의 블록을 남기는 단계를 포함하고,
    상기 소거 게이트를 형성하는 단계는 상기 제1 영역 위에 그로부터 절연되는 제3 폴리실리콘 층을 증착하는 단계를 포함하고,
    상기 선택 게이트를 형성하는 단계는, 상기 기판 위에 그로부터 절연되는 제4 폴리실리콘 층을 증착하는 단계, 상기 제4 폴리실리콘 층을 에칭하여 상기 플로팅 게이트 및 상기 제어 게이트에 측방향으로 인접하면서 그들로부터 절연되는 상기 제4 폴리실리콘 층의 제1 블록을 남기는 단계, 및 상기 제4 폴리실리콘 층의 제1 블록을 제거하고, 이를 상기 선택 게이트를 구성하는 금속 재료의 제1 블록으로 대체하는 단계를 포함하고,
    상기 제1 로직 게이트를 형성하는 단계는 상기 제4 폴리실리콘 층 상에 산화물 층을 형성하는 단계, 상기 산화물 층 상에 폴리실리콘을 형성하는 단계, 상기 산화물 층 상의 폴리실리콘을 제거하는 단계, 상기 산화물 층을 제거하는 단계 및 상기 제4 폴리실리콘 층을 에칭하여 상기 제4 폴리실리콘 층의 제2 블록을 남기는 단계를 포함하고,
    상기 제4 폴리실리콘 층의 제1 블록은 상기 제4 폴리실리콘 층의 제2 블록의 높이보다 더 높은 높이를 갖는, 메모리 디바이스를 형성하는 방법.
  8. 삭제
  9. 삭제
  10. 청구항 7에 있어서,
    상기 제1 로직 게이트는 추가로,
    상기 제4 폴리실리콘 층의 제2 블록을 제거하고, 이를 상기 제1 로직 게이트를 구성하는 금속 재료의 제2 블록으로 대체함으로써 형성되는, 메모리 디바이스를 형성하는 방법.
  11. 청구항 10에 있어서,
    상기 기판 위에 그로부터 절연되는 제2 로직 게이트를 형성하고,
    상기 기판에, 제3 채널 영역을 사이에 한정하는 상기 제2 전도성 타입의 이격된 제5 영역 및 제6 영역을 형성함으로써, 상기 기판 상에 제2 로직 디바이스를 형성하는 단계를 추가로 포함하고,
    상기 제2 로직 게이트는,
    상기 제3 채널 영역 위에 배치되고,
    상기 제4 폴리실리콘 층을 에칭하여 상기 제4 폴리실리콘 층의 제3 블록을 남기고,
    상기 제4 폴리실리콘 층의 제3 블록을 제거하고, 이를 상기 제2 로직 게이트를 구성하는 금속 재료의 제3 블록으로 대체함으로써 형성되는, 메모리 디바이스를 형성하는 방법.
  12. 청구항 11에 있어서,
    상기 제1 로직 게이트는 제1 절연 층에 의해 상기 기판으로부터 절연되고,
    상기 제2 로직 게이트는 제2 절연 층에 의해 상기 기판으로부터 절연되고,
    상기 제1 절연 층은 상기 제2 절연 층보다 더 두꺼운, 메모리 디바이스를 형성하는 방법.
  13. 청구항 11에 있어서,
    상기 제1 로직 게이트 및 상기 제2 로직 게이트 각각은 상기 제4 폴리실리콘 층의 제1 블록의 높이보다 더 낮은 높이를 갖는, 메모리 디바이스를 형성하는 방법.
KR1020177022979A 2015-01-23 2016-01-21 금속 게이트들 및 로직 디바이스들을 갖는 자가 정렬된 분리형 게이트 메모리 셀 어레이를 형성하는 방법 KR101878114B1 (ko)

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