JP2010050208A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】素子分離領域61によって挟まれた半導体基板1の領域に素子形成領域が形成されている。素子分離領域61では、所定の深さのトレンチ10にシリコン酸化膜11が充填されている。消去ゲート電極54は、シリコン酸化膜11の内部に埋め込まれる態様で、素子分離領域61内に形成されている。素子形成領域の上には、ゲート酸化膜6を介在させてフローティングゲート電極51が形成され、さらに、その上にONO膜17を介在させてコントロールゲート電極52が形成されている。隣接するフローティングゲート電極51とフローティングゲート電極51との間には、消去ゲート電極54を覆うように、絶縁膜16が形成されている。
【選択図】図4
Description
ここでは、アシストゲート電極を備えたNOR型のフラッシュメモリについて説明する。まず、メモリセルの等価回路を図1に示す。図1に示すように、メモリセルでは、複数のメモリセルがマトリクス状に配列され、行方向(横方向)に、コントロールゲート電極(配線)CG,CG1,CG2等、アシストゲート電極(配線)AG,AG1,AG2等およびソース線SLが形成されている。コントロールゲート電極(配線)CG,CG1,CG2等には、行方向に配列されるメモリセルのコントロールゲート電極(配線)が電気的に接続され、また、アシストゲート電極(配線)AG,AG1,AG2等には、アシストゲート電極(配線)が電気的に接続され、そして、ソース線SLには、メモリセルのソース領域が電気的に接続されている。
上述したフラッシュメモリでは、消去ゲート電極54を覆う絶縁膜16として、TEOS系のシリコン酸化膜を例に挙げて説明したが、消去ゲート電極54とシリコン酸化膜16との間にシリコン窒化膜を介在させてもよい。
ここでは、アシストゲート電極を備えないNOR型のフラッシュメモリについて説明する。このフラッシュメモリは、アシストゲート電極を備えていない点を除けば、前述したフラッシュメモリの構造と実質的に同じ構造を有する。
ここでは、NAND型のフラッシュメモリについて説明する。図40、図41、図42および図43に示すように、半導体基板1の主表面には、互いに間隔を隔てられた素子分離領域61が形成されている。素子分離領域61と素子分離領域61とによって挟まれた半導体基板の領域に素子形成領域が形成されている。素子分離領域61では、半導体基板1に形成された所定の深さのトレンチ10にシリコン酸化膜11が充填されている。そのシリコン酸化膜11の内部に消去ゲート電極54が形成されている。
Claims (8)
- 主表面を有する半導体基板の第1の領域に、それぞれ第1の方向に延在するとともに、前記第1の方向と交差する第2の方向に間隔を隔てて形成された第1素子分離領域および第2素子分離領域と、
前記第1素子分離領域と前記第2素子分離領域とによって挟まれた前記半導体基板の素子形成領域における所定の領域上に、第1絶縁膜を介在させて形成されたフローティングゲート電極と、
前記第2の方向に延在し、前記フローティングゲート電極上にシリコン酸化膜とシリコン窒化膜を含む積層膜を介在させて形成されたコントロールゲート電極と、
前記フローティングゲート電極および前記コントロールゲート電極を挟んで両側部にそれぞれ位置する前記素子形成領域に形成された所定導電型の1対の不純物領域と、
前記素子分離領域の内部に埋め込まれる態様で前記第1の方向に沿って形成された消去ゲート電極と
を備えた、半導体記憶装置。 - 前記素子分離領域では、
前記半導体基板に所定の深さのトレンチが形成され、
前記トレンチに分離絶縁膜が充填され、
前記分離絶縁膜に開口部が形成され、
前記開口部に前記消去ゲート電極が形成され、
前記消去ゲート電極の上面上に第2絶縁膜が形成された、請求項1記載の半導体記憶装置。 - 前記第2絶縁膜は、
前記消去ゲート電極の少なくとも前記上面に形成されたシリコン窒化膜と、
前記シリコン窒化膜上に形成されたシリコン酸化膜と
を含む、請求項1または2に記載の半導体記憶装置。 - 1対の前記不純物領域の少なくとも一方には金属シリサイド層が形成された、請求項1〜3のいずれかに記載の半導体記憶装置。
- 1対の前記不純物領域の一方の不純物領域に電気的に接続されるコンタクト部がセルごとに設けられた、請求項1〜4のいずれかに記載の半導体記憶装置。
- 積層された前記フローティングゲート電極および前記コントロールゲート電極の両側面のうち、一方の側面上に前記第2の方向に沿って形成されたアクセスゲート電極を備えた、請求項1〜5のいずれかに記載の半導体記憶装置。
- 前記半導体基板の前記第1の領域とは異なる第2の領域に形成された、トランジスタを含む周辺回路部を有し、
前記フローティングゲート電極と前記半導体基板との間の形成された前記第1絶縁膜の膜厚と、前記トランジスタのゲート絶縁膜の膜厚とは同じ膜厚に設定された、請求項6記載の半導体記憶装置。 - 前記第2の方向に延在し、前記素子形成領域を横切るように形成された第1選択ゲート電極と、
前記第1選択ゲート電極と前記第1の方向に所定の距離を隔てられ、前記第2の方向に延在して前記素子形成領域を横切るように形成された第2選択ゲート電極と
を備え、
前記フローティングゲート電極は、前記第1選択ゲート電極と前記第2選択ゲート電極との間に位置する領域において、前記第1の方向に間隔を隔てて複数形成され、
前記コントロールゲート電極は、複数の前記フローティングゲート電極のそれぞれに対して、前記フローティングゲート電極上に前記第2絶縁膜を介在させて形成され、
1対の前記不純物領域のうち、一方の不純物領域は、前記第1選択ゲート電極に対して前記第2選択ゲート電極が位置する側とは反対の側に形成され、
1対の前記不純物領域のうち、他方の不純物領域は、前記第2選択ゲート電極に対して前記第1選択ゲート電極が位置する側とは反対の側に形成された、請求項1〜5のいずれかに記載の半導体記憶装置。
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