JP5613203B2 - 半導体装置 - Google Patents
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Description
、近年、益々微細化の要求が高まっている。しかし、メモリを微細化すると、メモリセル
間の間隔が狭小化し、メモリセル同士の干渉(隣接干渉効果)が無視できなくなる。隣接
干渉効果は、すでにデータを書き込んだメモリセルの閾値電圧が隣接メモリセルへのデー
タ書込み動作によってシフトする現象である。隣接干渉効果によって、メモリセルの閾値
電圧分布は拡大し、読み出したデータの信頼性が低下する。
隣接するメモリセルの結合容量を小さくするために、メモリセル間に誘電率の小さい空隙
(エアギャップ)を形成することが考えられる。また、メモリセルと選択トランジスタと
の間の隣接干渉効果を低減させるために、メモリセルと選択トランジスタとの間にも空隙
を形成することが考えられる。
うとすると、空隙は、選択トランジスタとコンタクトとの間、および、周辺回路のトラン
ジスタとコンタクトとの間にも形成される。この場合、選択トランジスタおよび周辺回路
のトランジスタの近傍に形成されたコンタクトホールが空隙と連通し、コンタクト材料が
空隙に入り込んでしまう。これは、ビット線方向に隣接するコンタクト同士の短絡に繋が
る。また、これは、選択トランジスタとコンタクトとの間の耐圧を低下させ、メモリの信
頼性を損ねる原因となる。
ールを空隙より遠い位置に形成する必要があった。この場合、選択トランジスタとコンタ
クトとの間の間隔および周辺回路におけるトランジスタ間の間隔を広く設計しなければな
らない。これは、メモリの微細化の妨げとなっていた。
絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、半導体基板上のゲート電極脇に形
成された1対の不純物拡散領域と、不純物拡散領域のゲート電極とは反対側の半導体基板
上に埋め込まれたSTIとを有する。STIの上面は、前記不純物拡散層が形成された前
記半導体基板の表面より低い。また、STIが埋め込まれた前記半導体基板との段差部分
を被覆する側壁膜をさらに有する。
列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリ
ングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択ト
ランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲ
ートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空
隙がある。
するものではない。本実施形態は、隣接するメモリセル間およびメモリセルと選択トラン
ジスタとの間に空隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制す
ることを課題とする。
記憶装置は、例えば、NAND型フラッシュメモリ(以下、単にメモリとも言う)である
。メモリは、複数のメモリセルMCをマトリクス状に二次元配置したメモリセルアレイ1
と、メモリセルアレイ1を制御する周辺回路領域2とを備えている。
モリセルストリング(以下、単にストリングとも言う)CSを有する。ブロックBLKは
、データの消去単位である。ストリングCSは、直列に接続された複数のメモリセルMC
を有する。ストリングCSの両端のメモリセル(端部メモリセル)MCeは、選択トラン
ジスタSTに接続されている。一方の端部メモリセルMCeは、選択トランジスタSTを
介してビット線BLに接続されており、他方の端部メモリセルMCeは、選択トランジス
タSTを介してセルソースCELSRCに接続されている。
続されている。選択ゲート線SGS、SGDは、選択トランジスタSTのゲートに接続さ
れている。ワード線WLおよび選択ゲート線SGS、SGDは、ロウデコーダおよびワー
ド線ドライバWLDにより駆動される。
また、各ビット線BLは、センスアンプ回路SAに接続されている。尚、一つのワード線
に接続された複数のメモリセルMCが、一括したデータ読出しおよびデータ書込みの単位
であるページを構成する。
ングCSがビット線BLとセルソースCESRCとの間に接続される。そして、ワード線
ドライバWLDが非選択ワード線WLを駆動することによって、非選択メモリセルMCを
オン状態にする。これにより、センスアンプSAがビット線BLを介して選択メモリセル
MCに電圧を印加することができる。これにより、センスアンプSAは、選択メモリセル
MCのデータを検出し、あるいは、選択メモリセルMCにデータを書き込むことができる
。
ルMCおよび選択トランジスタSTが半導体基板10上に形成されている。メモリセルM
Cは、トンネル絶縁膜20上に設けられたフローティングゲートFGと、フローティング
ゲートFG上に設けられたインターポリ絶縁膜30と、インターポリ絶縁膜30上に設け
られたコントロールゲートCGと、拡散層40とを備えている。拡散層40は、隣接する
メモリセルMCによって共有されており、それにより、複数のメモリセルMCが直列に接
続されている。また、端部メモリセルMCeが拡散層41によって選択トランジスタST
に接続されている。選択トランジスタSTが拡散層42によってコンタクトCNTに接続
されている。従って、コンタクトCNTは、選択トランジスタSTを介してストリングC
Sに接続されており、選択トランジスタSTの導通状態によってストリングCSに電気的
に接続され、あるいは、電気的に切断され得る。
側壁膜50、100によって被覆されている。側壁膜50、100は、電荷をトラップし
難い絶縁膜(例えば、シリコン酸化膜)で形成されている。換言すると、側壁膜50、1
00は、隣接する2つのメモリセルMCのゲート間において対向するゲート側面を被覆し
ている。隣接する側壁膜100の間には、空隙AGがある。即ち、隣接するメモリセルM
Cのフローティングゲート間およびコントロールゲート間の間隙(第1の間隙)において
、側壁膜50、100は、その隣接するメモリセルMCのフローティングゲートFGおよ
びコントロールゲートCGの側面を被覆している。そして、第1の間隙において、空隙A
Gが、側壁膜100間(側壁膜100内)に設けられている。
ている。端部メモリセルMCeのフローティングゲートFG、コントロールゲートCGの
側面も側壁膜50、100によって被覆されている。側壁膜50、100は、端部メモリ
セルMCeと選択トランジスタSTとの間において端部メモリセルMCeのゲートの側面
および選択トランジスタSTのゲートの側面を被覆している。選択トランジスタSTのゲ
ートと端部メモリセルMCeのゲートFG、CGとの間において、隣接する側壁膜100
の間(側壁膜100中)には、空隙AGがある。即ち、端部メモリセルMCeと選択トラ
ンジスタSTとの間の間隙(第2の間隙)において、側壁膜50、100は、端部メモリ
セルMCeのゲートFG、CGの側面および選択トランジスタSTのゲートの側面を被覆
している。そして、第2の間隙において、空隙AGが端部メモリセルMCeの側壁膜10
0と選択トランジスタSTの側壁膜100との間に設けられている。
は、シリサイド110が設けられている。これにより、メモリセルMCおよび選択トラン
ジスタSTのゲート抵抗を低減させることができる。
0、90が充填されている。絶縁膜60、70、90は、例えば、シリコン酸化膜である
。絶縁膜80は、例えば、シリコン窒化膜である。絶縁膜70は、例えば、TEOS膜か
ら成るライナ層である。絶縁膜80は、例えば、シリコン窒化膜からなるライナ層である
。絶縁膜90は、例えば、PBSG、NSGまたはPSGを用いた被覆性の良いシリコン
酸化膜である。
膜60、70、80、90上を被覆するように設けられている。
を貫通して、拡散層42に接触している。
90が充填されており、原則空隙が存在しない。即ち、選択トランジスタSTとコンタク
トCNTとの間には原則空隙が存在しない。従って、図2に示すように、コンタクトCN
Tが、隣接する選択トランジスタSTのいずれか一方にずれた場合であっても、空隙AG
とコンタクトホールとが連通しにくく、コンタクトCNTと選択トランジスタSTとの間
は絶縁膜60、70、80または90によって充填たされている。その結果、本実施形態
によるメモリは、コンタクトCNTと選択トランジスタSTとの間の耐圧を高く維持する
ことができ、信頼性を高く維持することができる。
して空隙AGが設けられている。これにより、端部メモリセルMCeと選択トランジスタ
STとの間の結合容量を低減させ、選択トランジスタSTと端部メモリセルMCeの間の
耐圧を向上することができる。
および、選択トランジスタSTのゲートの各側面は、側壁膜50および100によって保
護されている。これにより、端部メモリセルMCeのフローティングゲートFG、コント
ロールゲートCG、選択トランジスタSTのゲート、トンネル絶縁膜端部、および、イン
ターポリ絶縁膜端部は、空隙AG作成後のプロセスダメージ(wetエッチング工程のサ
イドエッチング)から保護され得る。
いる。これにより、側壁膜50および100が端部メモリセルMCeおよびその他のメモ
リセルMCの閾値電圧への影響を抑制できる。
がシリコン窒化膜で形成されている場合、データの書込み/消去動作によって電荷が側壁
膜50および100にトラップされる可能性が高い。この場合、端部メモリセルMCeの
近傍にトラップされた電荷が端部メモリセルMCeのデータに影響を与える場合がある。
モリセルMCeおよびその他のメモリセルMCのデータへの影響を抑制できる。
これにより、メモリセルMC間の結合容量を低減させ、メモリセルMC同士の隣接干渉効
果を抑制できる。
。トランジスタTrは、半導体基板10に形成された拡散層43、44と、ゲート電極G
とを備えている。ゲート電極G上には、シリサイド110が形成されている。ゲート電極
Gの側面には、側壁膜50および絶縁膜(例えばシリコン酸化膜)60が設けられている
。
埋め込まれている。素子分離領域STI上には、絶縁膜60、絶縁膜(例えばTEOS(
Tetraethoxysilane)膜)70、絶縁膜(例えばシリコン窒化膜)80およびシリコン酸
化膜90が設けられている。
側壁膜50、絶縁膜60〜100またはコンタクトCNTで充填されており、原則空隙が
ない。
トを加工した直後の構造を示す平面図である。図4に示すように、アクティブエリアAA
と素子分離領域STIとがロウ方向(ワード線WLの延伸方向)に配列されており、とも
にカラム方向(ビット線BLの延伸方向)に延伸している。従って、アクティブエリアA
Aは、カラム方向に延伸しておりストライプ状に形成されている。後の工程で、ビット線
BLは、アクティブエリアAA上に形成される。
に延伸している。コントロールゲートCGは、ワード線WLとして機能してよい。フロー
ティングゲートFGは、図4では示されていないが、コントロールゲートCGの下方に各
メモリセルMCに対応して設けられている。従って、フローティングゲートFGは、コン
トロールゲートCGとは異なり、ロウ方向に隣接するアクティブエリアAAごとに互いに
絶縁されている。
5に続く、本実施形態によるメモリの製造方法を示す断面図である。図6(B)から図1
4の(B)は、周辺回路領域のトランジスタTrの製造方法を示す断面図である。尚、図
6から図14の(A)と(B)とは、同じ製造工程における断面を示す。
縁膜20は、CVD(Chemical Vapor Deposition)法または熱酸化法を用いて形成され
る。トンネル絶縁膜20上に、フローティングゲートFGの材料(例えば、ポリシリコン
)を堆積する。フローティングゲートFG上にインターポリ絶縁膜30を形成する。イン
ターポリ絶縁膜30は、CVD法を用いて形成されたシリコン酸化膜、シリコン窒化膜ま
たは酸化アルミニウム、もしくはこれらを含む積層膜を用いる。リソグラフィおよびRI
E(Reactive Ion Etching)法を用いて選択トランジスタSTおよび周辺回路領域のトラ
ンジスタのインターポリ絶縁膜30の少なくとも一部を除去する。これにより、選択トラ
ンジスタSTおよび周辺回路領域のトランジスタでは、フローティングゲートFGの材料
とコントロールゲートCGの材料とが接続されて、単一のゲートGst、Gとして機能す
る。
例えば、ポリシリコン)を堆積する。さらに、コントロールゲートCGの材料上にマスク
材料301(例えば、シリコン窒化膜)を堆積し、リソグラフィおよびRIEを用いて、
マスク材301をゲート電極のパターンに加工する。
ンターポリ絶縁膜30およびフローティングゲートFGの材料をエッチングする。これに
より、図5に示すゲート構造が得られる。
と同様に形成されている。尚、素子分離領域STIが既知の方法で既に形成されている。
素子分離領域STIの表面は、半導体基板10のアクティブエリアAAの表面よりも低く
窪んでいる。
0を堆積し、側壁膜50上にシリコン窒化膜320を堆積する。このとき、側壁膜50は
、フローティングゲートFG、コントロールゲートCGおよびゲート電極Gstを保護す
る。シリコン窒化膜320は、隣接するメモリセルMC間の間隙(第1の間隙)、並びに
、端部メモリセルMCeと選択トランジスタSTとの間の間隙(第2の間隙)を充填し、
隣接する選択トランジスタST間の間隙(第3の間隙)を充填しないような厚みで堆積さ
れる。これにより、図6(A)に示すように、シリコン窒化膜320は、隣接するコント
ロールゲートCG間、隣接するフローティングゲートFG間、隣接するゲートFG、CG
とゲートGstとの間に充填される。一方で、シリコン窒化膜320は、ゲートGstの
側面を被覆するが、隣接するゲートGst間に充填されない。
TI上に側壁膜50およびシリコン窒化膜320が堆積される。
て、隣接する選択トランジスタSTのゲートGst間にあるシリコン窒化膜320をシリ
コン窒化膜320が堆積された厚さ分、除去する。このとき、シリコン窒化膜320はメ
モリセルMC間、および、端部メモリセルMCeと選択トランジスタSTとの間に残って
いる。これは、ウエットエッチングが等方性エッチングであるため、狭い隙間にあるシリ
コン窒化膜320が残るからである。従って、メモリセルMC間、および、端部メモリセ
ルMCeと選択トランジスタSTとの間にシリコン窒化膜320を充填させたまま、隣接
する選択トランジスタST間にあるシリコン窒化膜320を除去することができる。これ
により、図7(A)示す構造が得られる。
化膜320も含めて除去される。素子分離領域STIは、隣接メモリセルMC間、あるい
は、端部メモリセルMCeと選択トランジスタSTとの間の間隙よりも広く、シリコン窒
化膜320が充填されていないからである。これにより、トランジスタTrと素子分離領
域STIとの境界にある段差STPにシリコン窒化膜が残りにくい。
する。このとき、図8(A)に示すように、隣接する選択トランジスタSTのゲートGs
t間を絶縁膜60で充填しない。
TI上に絶縁膜60が堆積される。
A)に示すように、隣接する選択トランジスタSTのゲートGst間の間隙(第3の間隙
)において、互いに対向する側面に絶縁膜60をスペーサとして残置させる。そして、絶
縁膜60、シリコン窒化膜320、301をマスクとして用いて選択トランジスタST間
の半導体基板10に不純物を注入する。不純物を拡散することによって拡散層42が形成
され得る。
の側面、および、段差STPの側面にも絶縁膜60がスペーサとして残置されている。ま
た、露光、拡散、現像、不純物注入等の工程を経て拡散層43、44が形成される。
1、320上に絶縁膜70、絶縁膜80および絶縁膜90を順次堆積する。絶縁膜70お
よび絶縁膜80は、コンタクト形成時のストッパとしての機能を果たす。絶縁膜90は、
隣接する選択トランジスタSTのゲートGst間を埋め込むように埋込み性の良好な絶縁
材料であって、例えば、BPSG(Boron Phosphorus Silicate Glass)、NSG(Non-d
oped Silicate Glass)、PSG(Phosphorus Silicate Glass)等のシリコン酸化膜でよ
い。
STI上に絶縁膜70、絶縁膜80および絶縁膜90が堆積される。
が露出されるまで、絶縁膜90、絶縁膜80および絶縁膜70を研磨する。これにより、
図11(A)に示す構造が得られる。
シリコン窒化膜301が露出される。
ントロールゲートCGの上部および選択トランジスタSTのゲートGstの上部を露出さ
せる。
露出される。
、90をフォトレジスト370で被覆する。一方、メモリセルMC間のシリコン窒化膜3
20および端部メモリセルMCeと選択トランジスタSTとの間のシリコン窒化膜320
を露出させる。続いて、熱燐酸溶液を用いて、メモリセルMC間の第1の間隙および端部
メモリセルMCeと選択トランジスタSTとの間の第2の間隙にあるシリコン窒化膜32
0を選択的に除去する。これにより、図13(A)に示す構造が得られる。このとき、絶
縁膜60、70、80、90がフォトレジスト370で保護されているため、絶縁膜60
、70、80、90は、隣接する選択トランジスタST間の第3の間隙を充填した状態を
維持する。
タTrおよび素子分離領域STI上を被覆する。また、トランジスタTrと素子分離領域
STIとの間の段差STPには、絶縁膜膜60が残置されているもののシリコン窒化膜は
残存していない。従って、シリコン窒化膜への電荷トラップによる電気的特性の劣化は抑
制される。
などを用いてシリサイド化する。
悪い堆積条件のもとで側壁膜100を堆積する。これにより、メモリセルMCおよび選択
トランジスタSTの側面に側壁膜100が堆積される。しかし、隣接するメモリセルMC
間の第1の間隙、および、端部メモリセルMCeと選択トランジスタSTとの間の第2の
間隙は、側壁膜100で充填される前に、それらの開口部が閉塞される。これにより、図
14(A)に示すように、空隙AGが、隣接するメモリセルMC間の側壁膜100内、お
よび、端部メモリセルMCeと選択トランジスタSTとの間の側壁膜100内に形成され
る。
積される。
ィおよびRIEを用いて、コンタクトホールを形成し、そのコンタクトホール内に導電体
を充填する。これにより、コンタクトCNTが形成され、図2に示すメモリが完成する。
Ceと選択トランジスタSTとの間の第2の間隙に空隙AGを形成しつつ、コンタクトC
NTと選択トランジスタSTとの間の第3の間隙や周辺回路領域には原則空隙を形成しな
い。従って、隣接干渉効果を抑制しつつ、コンタクトCNTと選択トランジスタSTまた
は周辺回路領域のトランジスタTrとの間の短絡を防止することができる。その結果、信
頼性を高く維持したまま、メモリ全体を微細化することができる。
トランジスタSTとの間に空隙AGを形成しつつ、フローティングゲートFG、コントロ
ールゲートCG、選択トランジスタSTのゲートGstの各側面は、側壁膜(シリコン酸
化膜)50、100によって被覆されている。よって、側壁膜50、100は、空隙AG
形成後のプロセスダメージからフローティングゲートFG、コントロールゲートCG、選
択トランジスタSTのゲートGstを保護することができる。
端部メモリセルMCeと選択トランジスタSTとの間にも充填されている。これにより、
図13(A)に示すフォトレジスト370は、選択トランジスタST間を被覆すれば足り
る。
リコン窒化膜の積層膜が充填されている場合、メモリセルMC間のシリコン窒化膜を除去
する際に、熱燐酸溶液中にシリコン酸化膜のダストが混入してしまう。
Tとの間に充填されているので、端部メモリセルMCeと選択トランジスタSTとの間を
エッチングしてもこのようなダストの問題が発生し難い。よって、本実施形態は、端部メ
モリセルMCeと選択トランジスタSTとの間にも空隙AGを形成することができる。
したが、メモリセルMCと選択トランジスタSTとを直列に接続し、メモリストリングス
を構成することができれば、拡散層40〜44を省略しても構わない。
BLK・・・ブロック、MC・・・メモリセル、MCe・・・端部メモリセル、10・・
・半導体基板、20・・・トンネル絶縁膜、30・・・インターポリ絶縁膜(IPD)、
40〜44・・・拡散層、50、100・・・側壁膜、60、70、80、90・・・絶
縁膜、120、130・・・層間絶縁膜、FG・・・フローティングゲート、CG・・・
コントロールゲート、ST・・・選択トランジスタ、CNT・・・コンタクト、AG・・
・空隙
Claims (4)
- 半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上の前記ゲート電極脇に形成された1対の不純物拡散領域と、
前記不純物拡散領域の前記ゲート電極とは反対側の前記半導体基板上に埋め込まれたSTIとを有し、
前記STIの上面は、前記不純物拡散層が形成された前記半導体基板の表面より低く、
前記STIが埋め込まれた前記半導体基板との段差部分におけるトレンチ壁面を被覆し、前記ゲート電極の側面の少なくとも一部を被覆する側壁膜と、
前記段差部分の前記側壁膜と前記STIの上面の一部を被覆する第1絶縁膜と、
前記側壁膜と前記第1絶縁膜、前記STIの上面の他の一部を被覆する第2絶縁膜と、
ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、
前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタと、
前記端部メモリセルと前記選択トランジスタとの間に、前記端部メモリセルのゲートの側面および前記選択トランジスタのゲートの側面を被覆する前記側壁膜と、
前記選択トランジスタを介して前記メモリストリングスに接続されるコンタクトと、
前記選択トランジスタのゲートと前記コンタクトとの間に充填された前記第1絶縁膜とをさらに備え、
前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙があることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板上の前記ゲート電極脇に形成された1対の不純物拡散領域と、
前記不純物拡散領域の前記ゲート電極とは反対側の前記半導体基板上に埋め込まれたSTIとを有し、
前記STIの上面は、前記不純物拡散層が形成された前記半導体基板の表面より低く、
前記STIが埋め込まれた前記半導体基板との段差部分におけるトレンチ壁面を被覆し、前記ゲート電極の側面の少なくとも一部を被覆する側壁膜と、
前記段差部分の前記側壁膜と前記STIの上面の一部を被覆する第1絶縁膜と、
前記側壁膜と前記第1絶縁膜、前記STIの上面の他の一部を被覆する第2絶縁膜と、をさらに有することを特徴とする半導体装置。 - 前記側壁膜の前記ゲート電極の側面を被覆する部分を被覆する側壁絶縁膜をさらに有する請求項2に記載の半導体装置。
- 前記側壁絶縁膜と前記第1絶縁膜との材質が同一である請求項3記載の半導体装置。
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