JPH1187539A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JPH1187539A
JPH1187539A JP9239582A JP23958297A JPH1187539A JP H1187539 A JPH1187539 A JP H1187539A JP 9239582 A JP9239582 A JP 9239582A JP 23958297 A JP23958297 A JP 23958297A JP H1187539 A JPH1187539 A JP H1187539A
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oxide film
floating gate
silicon oxide
film
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JP9239582A
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Hajime Arai
肇 新井
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 フローティングゲート電極への電子の注入お
よびフローティングゲート電極からの電子の引抜きが容
易でありかつデータが揮発しにくい不揮発性半導体記憶
装置を提供する。 【解決手段】 不揮発性半導体記憶装置は、シリコン基
板１と、シリコン基板１上にシリコン酸化膜３を介在さ
せて形成したフローティングゲート電極４と、フローテ
ィングゲート電極４の一部分の上に層間絶縁膜５を介在
させて形成したコントロールゲート電極６と、フローテ
ィングゲート電極４の他の部分の上に絶縁膜を介在させ
て形成した消去電極９とを備える。絶縁膜はシリコン窒
化膜５ｂとシリコン酸化膜５ａとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、特に、電気的に消
去および書込可能なＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory ）、より特定
的には、いわゆるフラッシュメモリおよびその製造方法
に関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、書込および消去
ともに電気的に行なえるという利点はあるが、メモリセ
ルに選択トランジスタとメモリセルトランジスタとの２
つのトランジスタを必要とするため、高集積化が困難で
あるという不都合があった。そこで、従来、メモリセル
が１つのトランジスタで構成され、書込まれた情報電荷
を電気的に一括消去することが可能なフラッシュメモリ
が提案されている。
【０００３】図３８は、ＮＯＲ型のフラッシュメモリの
一般的な構成を示すブロック図である。図３８を参照し
て、メモリセルマトリックス１１００と、Ｘアドレスデ
コーダ１２００と、Ｙゲート１３００と、Ｙアドレスデ
コーダ１４００と、アドレスバッファ１５００と、書込
回路１６００と、センスアンプ１７００と、入出力バッ
ファ１８００と、コントロールロジック１９００とをフ
ラッシュメモリは含んでいる。
【０００４】メモリセルマトリックス１１００は、行列
状に配置された複数個のメモリセルトランジスタをその
内部に有している。メモリセルマトリックス１１００に
は、Ｘアドレスデコーダ１２００とＹゲート１３００と
が接続されている。このＸアドレスデコーダ１２００と
Ｙゲート１３００とはメモリセルマトリックス１１００
の行および列を選択する役割をなしている。Ｙゲート１
３００にはＹアドレスデコーダ１４００が接続されてい
る。Ｙアドレスデコーダ１４００は列の選択情報を与え
る役割をなしている。Ｘアドレスデコーダ１２００とＹ
アドレスデコーダ１４００にはアドレスバッファ１５０
０が接続されている。アドレスバッファ１５００はアド
レス情報を一時格納する役割をなしている。
【０００５】Ｙゲート１３００には書込回路１６００と
センスアンプ１７００とが接続されている。書込回路１
６００はデータ入出力時に書込動作を行なう役割をなし
ている。センスアンプ１７００はデータ出力時に流れる
電流値から“０”と“１”を判定する役割をなしてい
る。書込回路１６００とセンスアンプ１７００とには各
々入出力バッファ１８００が接続されている。入出力バ
ッファ１８００は入出力データを一時格納する役割をな
している。
【０００６】アドレスバッファ１５００と入出力バッフ
ァ１８００にはコントロールロジック１９００が接続さ
れている。コントロールロジック１９００はフラッシュ
メモリの動作制御を行なう役割をなしている。また、コ
ントロールロジック１９００はチップイネーブル信号／
ＣＥ、アウトチップイネーブル信号／ＯＥおよびプログ
ラム信号に基づいた制御を行なう。ここで、／ＣＥなど
の記号における「／」は反転を意味する。
【０００７】図３９は、図３８に示されたメモリセルマ
トリックス１１００の概略構成を示す等価回路図であ
る。図３９を参照して、メモリセルマトリックス１１０
０内には複数本のワード線ＷＬ1 、ＷＬ2 、…、ＷＬi
と複数本のビット線ＢＬ1 、ＢＬ2 、…、ＢＬj とが互
いに直交するように配置され、マトリックスを構成して
いる。複数本のワード線ＷＬ1 、ＷＬ2 、…、ＷＬi は
Ｘアドレスデコーダ１２００に接続され行方向に配列さ
れている。また複数本のビット線ＢＬ1 、ＢＬ2、…、
ＢＬj はＹゲート１３００に接続され列方向に配列され
ている。
【０００８】各ワード線とビット線との交差部には各メ
モリトランジスタＱ１１、Ｑ１２、…、Ｑｉｊが配置さ
れている。各メモリトランジスタのドレインは各ビット
線に接続されている。各メモリトランジスタのコントロ
ールゲートは各ワード線に接続されている。メモリトラ
ンジスタのソースは各ソース線Ｓ1 、Ｓ2 、…、Ｓiに
接続されている。同一行に属するメモリトランジスタの
ソース線は相互に接続されている。
【０００９】次に、従来のフラッシュメモリを構成する
メモリトランジスタの構造について説明する。
【００１０】図４０は従来のＮＯＲ型のフラッシュメモ
リのメモリマトリックス１１００の概略構成を示す部分
平面図である。また、図４１は、図４０のＤ−Ｄ′線に
沿う断面図である。
【００１１】主に図４１を参照して、ｐ型のシリコン基
板１００１の主表面にはドレイン拡散領域１０１３とソ
ース拡散領域１０１２とが所定の間隔を隔ててチャネル
領域１００２を挟むように形成されている。チャネル領
域１００２上には膜厚１００Å程度の薄い酸化膜１００
３を介してフローティングゲート電極１００４が形成さ
れている。フローティングゲート電極１００４上に層間
絶縁膜１００５を介してコントロールゲート電極１００
６が形成されている。このフローティングゲート電極１
００４とコントロールゲート電極１００６とは不純物が
導入された多結晶シリコン（以下、ドープトポリシリコ
ンと称する）によって形成されている。ｐ型のシリコン
基板１００１、フローティングゲート電極１００４およ
びコントロールゲート電極１００６を覆うように熱酸化
膜１０５１が形成されている。またフローティングゲー
ト電極１００４およびコントロールゲート電極１００６
を覆うように酸化膜などからなるスムースコート膜１０
０８が形成されている。
【００１２】スムースコート膜１００８にはソース拡散
領域１０１２の一部表面に達するコンタクトホール１０
０９が形成されている。このコンタクトホール１００９
を通じてソース拡散領域１０１２と電気的に接続するよ
うにスムースコート膜１００８上にビット線１０５２が
延在して形成されている。
【００１３】主に図４０を参照して、複数のワード線１
００６と複数のビット線１０５２とが互いに直交するよ
うに配置されている。ここで、ワード線１００６は複数
個のコントロールゲート電極１００６と一体化されてい
る。ワード線１００６とビット線１０５２との交差部に
おいて、コントロールゲート電極１００６の下部にはフ
ローティングゲート電極１００４が形成されている。フ
ローティングゲート電極１００４の隣り合う２列にまた
がる各列ごとにはＬＯＣＯＳ（Local Oxidation of Sil
icon）酸化膜１０５３が形成されている。
【００１４】次に、図４２を参照して、チャネルホット
エレクトロンを利用したＮＯＲ型のフラッシュメモリの
書込動作について説明する。ドレイン拡散領域１０１３
に４〜６Ｖ程度の電圧ＶD1、コントロールゲート電極１
００６に１０〜１５Ｖ程度の電圧ＶG1が印加される。こ
の電圧ＶD1、ＶG1の印加によって、ドレイン拡散領域１
０１３と酸化膜１００３との近傍で多くの高エネルギ電
子が発生する。この電子の一部はフローティングゲート
電極１００４に注入される。このようにしてフローティ
ングゲート電極１００４に電子の蓄積が行なわれると、
メモリトランジスタのしきい値電圧ＶTHが高くなる。こ
のしきい値電圧ＶTHが所定の値より高くなった状態が書
込まれた状態であり、“０”の状態と呼ばれる。
【００１５】次に、図４３を参照して、Ｆ−Ｎ（Fowler
-Nordheim ）トンネル現象を利用した消去動作について
説明する。ソース拡散領域１０１２に１０〜１２Ｖ程度
の電圧Ｖs が印加され、コントロールゲート電極１００
６は接地電位とされ、ドレイン拡散領域１０１３はフロ
ーティング状態に保持される。ソース拡散領域１０１２
に印加された電圧ＶS による電界によって、フローティ
ングゲート電極１００４内の電子は薄い酸化膜１００３
をＦ−Ｎトンネル現象によって通過する。このようにし
てフローティングゲート電極１００４内の電子が引き抜
かれることにより、メモリトランジスタのしきい値電圧
ＶTHが低くなる。このしきい値電圧が所定の値よりも低
くなった状態が消去された状態であり、“１”の状態と
呼ばれる。
【００１６】さらに、読出動作においては、図４１にお
いて、コントロールゲート電極１００６に５Ｖ程度の電
圧ＶG2、ドレイン拡散領域１０１３に１〜２Ｖ程度の電
圧Ｖ D2が印加される。このとき、メモリトランジスタの
チャネル領域に電流が流れるかどうか、すなわちメモリ
トランジスタがＯＮ状態かＯＦＦ状態かによって上記し
た“１”、“０”の判定が行なわれる。これにより情報
の読出が行なわれる。このようなフラッシュメモリにお
いては、動作時に上述したような高電圧が必要となる。
そのため、通常の読出に用いる電源電圧とは別に消去に
用いる高電圧系の電源が必要になる場合が多かった。ま
た、ＤＩＮＯＲ（Divided-Bit Line NOR）型のフラッシ
ュメモリで同様の問題があった。
【００１７】このような問題を解決するため、注入ゲー
トを用いたＥＥＰＲＯＭが特開昭５９−５８８６８号公
報で提案されている。
【００１８】図４４は、上記公報により示される注入ゲ
ートを用いたＮＯＲ型のＥＥＰＲＯＭの断面図である。
図４４を参照して、半導体基板２００１には、基板と反
対の導電型の拡散層であるソース２００２およびドレイ
ン２００３が形成されている。半導体基板２００１と反
対の導電型の不純物をイオン注入で打込むことによりチ
ャネル２００４が形成されている。チャネル２００４
は、フローティングゲート２００６に蓄積キャリアのな
い場合にトランジスタのソースドレイン間を導通させる
役割を果たしている。制御ゲート２００８とフローティ
ングゲート２００６は薄い絶縁膜２００７を通じて容量
結合している。注入ゲート２００８′と、フローティン
グゲート２００６は薄い絶縁膜２０１３を通じて容量結
合している。酸化膜２００７の厚さは約１００〜５００
Å程度であり、酸化膜２０１３の厚さは１００Å以下で
ある。
【００１９】このように構成されたＥＥＰＲＯＭにおい
ては、消去動作の際には、注入ゲート２０１３に正電圧
を印加することにより電子がフローティングゲート２０
０６から注入ゲート２００８′にトンネルし、蓄積キャ
リアが消失して“０”状態になる。
【００２０】しかしながら、上述のようなＥＥＰＲＯＭ
においては、注入ゲート下の酸化膜が薄いため、消去動
作は行ないやすいが、この酸化膜からリーク電流が発生
しやすいという問題があった。また、ＤＩＮＯＲ型のフ
ラッシュメモリでも同様の問題がある。
【００２１】
【発明が解決しようとする課題】この問題を解決するた
めに、本発明者らは、以下で示すＥＥＰＲＯＭを提案し
ている。図４５は、本発明者らが提案するＥＥＰＲＯＭ
の断面図である。図４５を参照して、シリコン基板３０
０１上に互いに距離を隔てて分離酸化膜３００２が形成
されている。分離酸化膜３００２の間には活性領域が形
成され、活性領域にはゲート酸化膜３００３が形成され
る。ゲート酸化膜３００３上にはドープトポリシリコン
からなるフローティングゲート電極３００４が形成され
る。フローティングゲート電極３００４は分離酸化膜３
００２により互いに分離される。フローティングゲート
電極３００４上にはゲート酸化膜３００５ａ、シリコン
窒化膜３００５ｂ、ゲート酸化膜３００５ｃからなる層
間絶縁膜３００５が形成される。層間絶縁膜３００５の
上で、フローティングゲート電極３００４の間で、さら
に分離酸化膜３００２上にはフローティングゲート電極
３００４に蓄積した電子を引抜くための消去電極３００
９が形成されている。消去電極３００９表面には層間絶
縁膜３０１０が形成される。消去電極３００９と層間絶
縁膜３００５および３０１０を覆うようにコントロール
ゲート電極３００６が形成される。コントロールゲート
電極３００６は、ドープトポリシリコン層３００６ａと
タングステンシリサイドやモリブデンシリサイドからな
るシリサイド層３００６ｂからなる。
【００２２】このようなＥＥＰＲＯＭにおいては、層間
絶縁膜３００５が３層構造となっているため、ＮＯＲ型
として使用する場合にはリーク電流は発生しにくいが、
逆にフローティングゲート電極３００４に蓄積した電子
を消去電極３００９が引抜きにくくなるという問題があ
った。また、ＤＩＮＯＲ型の場合は、消去の際、消去電
極３００９がフローティングゲート電極３００４に電子
を注入しにくい。つまり、データが揮発しないようにす
れば、消去のための電子の引抜きや注入が困難となり、
電子の引抜きや注入をしやすくすればリーク電流が発生
しやすくなりデータが揮発しやすいという問題があっ
た。
【００２３】そこで、この発明は、上述のような問題を
解決するためになされたものであり、電子の引抜きまた
は注入が容易でありかつリーク電流の発生を抑制でき、
データが揮発しにくい不揮発性半導体記憶装置を提供す
ることを目的とするものである。
【００２４】
【課題を解決するための手段】この発明に従った不揮発
性半導体記憶装置は、半導体基板と、フローティングゲ
ート電極と、コントロールゲート電極と、消去電極とを
備える。フローティングゲート電極は半導体基板上に第
１の絶縁膜を介在させて形成される。コントロールゲー
ト電極はフローティングゲート電極の一部分の上に第２
の絶縁膜を介在させて形成される。消去電極はフローテ
ィングゲート電極の他の部分の上に第３の絶縁膜を介在
させて形成される。第３の絶縁膜はシリコン窒化膜とシ
リコン酸化膜とを含む。
【００２５】このように構成された不揮発性半導体記憶
装置においては、消去電極はフローティングゲート電極
上に第３の絶縁膜を介在させて形成される。第３の絶縁
膜は、正孔に対しては絶縁膜とならず電子に対しては絶
縁膜となるシリコン窒化膜と、正孔および電子のいずれ
に対しても絶縁膜となるシリコン酸化膜を含む。したが
って、シリコン窒化膜に正の電位を与えた場合には、正
孔はシリコン窒化膜を通過するため、シリコン酸化膜だ
けが絶縁膜の働きをする。そのため、シリコン酸化膜を
介してトンネル現象が起こりやすくなり、フローティン
グゲート電極から電子を引抜くことまたはフローティン
グゲート電極へ電子を注入することが容易となる。一
方、フローティングゲート電極に電子が蓄積された状態
では、シリコン窒化膜に正の電位を与えなければシリコ
ン窒化膜には多くの正孔が存在しないため、シリコン窒
化膜とシリコン酸化膜の双方が絶縁膜となる。そのた
め、リーク電流の発生を抑制でき、データが揮発しにく
くなる。
【００２６】この発明の１つの局面に従った不揮発性半
導体記憶装置では、フローティングゲート電極上にシリ
コン酸化膜が形成され、シリコン酸化膜上にシリコン窒
化膜が形成され、シリコン窒化膜上に消去電極が形成さ
れる。この場合、消去電極を正の電位とすれば、シリコ
ン窒化膜も正の電位となり、シリコン窒化膜内に正孔が
多数存在するようになる。そのため、この正孔がシリコ
ン窒化膜内を通過するためシリコン窒化膜の絶縁性が低
下する。その結果、シリコン酸化膜だけが絶縁膜とな
り、フローティングゲート電極内の電子がトンネル現象
によりシリコン酸化膜を介して消去電極へ引抜かれやす
くなる。その結果、ＮＯＲ型の消去動作が容易となる。
一方、フローティングゲート電極に電子が保持された状
態においては、シリコン窒化膜上の消去電極に正の電位
を与えなければ、シリコン窒化膜内には正孔が多く存在
しないため、シリコン窒化膜とシリコン酸化膜の双方が
絶縁膜となる。そのため、フローティングゲート内の電
子が外部へ流出することがなく、データが揮発しにくく
なる。
【００２７】また、この発明の別の局面に従った不揮発
性半導体記憶装置では、フローティングゲート電極上に
シリコン窒化膜が形成され、シリコン窒化膜上にシリコ
ン酸化膜が形成され、シリコン酸化膜上に消去電極が形
成される。この場合、フローティングゲート電極に正の
電位を与えるとシリコン窒化膜に正孔が多数存在するよ
うになり、この正孔がシリコン窒化膜内を通過する。そ
のため、シリコン窒化膜の絶縁性が低下し、シリコン酸
化膜だけが絶縁膜となる。その結果、消去電極内の電子
がトンネル現象によりシリコン酸化膜を介してフローテ
ィングゲート電極に注入されやすくなる。その結果、Ｄ
ＩＮＯＲ型の消去動作が容易となる。一方、フローティ
ングゲート電極が電子を保持した状態では、シリコン窒
化膜には負の電位が与えられることになり、シリコン窒
化膜内には正孔が存在しにくくなる。そのため、シリコ
ン窒化膜とシリコン酸化膜の双方が絶縁膜となり、フロ
ーティングゲート内の電子が外部に流出することがな
い。その結果、データが揮発しにくくなる。
【００２８】また、第２の絶縁膜は、第１のシリコン酸
化膜と、第１のシリコン酸化膜上に形成されたシリコン
窒化膜と、シリコン窒化膜上に形成された第２のシリコ
ン酸化膜とを含み、第３の絶縁膜は、フローティングゲ
ート電極上に形成された第１のシリコン酸化膜と、第１
のシリコン酸化膜上に形成されたシリコン窒化膜とを含
むことが好ましい。この場合、第２の絶縁膜と第３の絶
縁膜は、ともに第１のシリコン酸化膜とその第１のシリ
コン酸化膜上に形成されたシリコン窒化膜より構成され
るため、第２の絶縁膜と第３の絶縁膜とを同一工程で製
造することができる。その結果、製造工程が少なくな
る。
【００２９】また、第２の絶縁膜は、第１のシリコン酸
化膜と、第１のシリコン酸化膜上に形成されたシリコン
窒化膜と、シリコン窒化膜上に形成された第２のシリコ
ン酸化膜とを含み、第３の絶縁膜は、フローティングゲ
ート電極上に形成されたシリコン窒化膜と、シリコン窒
化膜上に形成された第２のシリコン酸化膜とを含むこと
が好ましい。この場合、第２の絶縁膜と第３の絶縁膜は
ともにシリコン窒化膜とシリコン窒化膜上に形成された
第２のシリコン酸化膜とを含むため、同一の工程で第２
の絶縁膜と第３の絶縁膜とを製造することができる。そ
のため、製造工程が少なくなる。
【００３０】また、不揮発性半導体記憶装置は、メモリ
セルを分離するための分離酸化膜をさらに備え、消去電
極は、分離酸化膜上に形成されていることが好ましい。
【００３１】また、不揮発性半導体記憶装置は、複数の
フローティングゲート電極を備え、隣り合うフローティ
ングゲート電極の間に消去電極が配置されていることが
好ましい。
【００３２】また、消去電極上にコントロールゲート電
極が形成されていることが好ましい。
【００３３】この発明に従った不揮発性半導体記憶装置
の製造方法は、半導体基板の上に第１の絶縁膜を介在さ
せてフローティングゲート電極を形成する工程と、フロ
ーティングゲート電極上に第１のシリコン酸化膜とシリ
コン窒化膜と第２のシリコン酸化膜とを順に積層する工
程と、フローティングゲート電極と対向する第２のシリ
コン酸化膜の一部分を除去する工程と、第２のシリコン
酸化膜が除去された部分に位置するシリコン窒化膜の上
に消去電極を形成する工程と、第２のシリコン酸化膜の
上にコントロールゲート電極を形成する工程とを備え
る。
【００３４】このように構成された不揮発性半導体記憶
装置の製造方法においては、フローティングゲート電極
とコントロールゲート電極の間に第１のシリコン酸化膜
とシリコン窒化膜とを形成するのと同時にフローティン
グゲート電極と消去電極の間に第１のシリコン酸化膜と
シリコン窒化膜とを形成するため、不揮発性半導体記憶
装置を簡単な工程で製造することができる。また、フロ
ーティングゲート電極上にシリコン酸化膜が形成され、
シリコン酸化膜上にシリコン窒化膜が形成され、シリコ
ン窒化膜上に消去電極が形成されるため、フローティン
グゲート電極から電子を引抜きやすく、さらにデータが
揮発しにくいＮＯＲ型不揮発性半導体記憶装置を提供す
ることができる。
【００３５】この発明の別の局面に従った不揮発性半導
体記憶装置の製造方法は、半導体基板の上に第１の絶縁
膜を介在させてフローティングゲート電極を形成する工
程と、フローティングゲート電極の一部分の上に第１の
シリコン酸化膜を形成する工程と、第１のシリコン酸化
膜とフローティングゲート電極の他の部分との上にシリ
コン窒化膜を形成する工程と、シリコン窒化膜の上に第
２のシリコン酸化膜を形成する工程と、第２のシリコン
酸化膜の上に消去電極を形成する工程と、第２のシリコ
ン酸化膜の上にコントロールゲート電極を形成する工程
とを備える。
【００３６】このように構成された不揮発性半導体記憶
装置の製造方法においては、フローティングゲート電極
とコントロールゲート電極との間にシリコン窒化膜と第
２のシリコン酸化膜とを形成するのと同時に、フローテ
ィングゲート電極と消去電極の間にシリコン窒化膜と第
２のシリコン酸化膜とを同時に形成できるため、簡単な
工程で不揮発性半導体記憶装置を製造することができ
る。また、フローティングゲート電極上にシリコン窒化
膜が形成され、シリコン窒化膜上に第２のシリコン酸化
膜が形成され、第２のシリコン酸化膜上に消去電極が形
成されるため、フローティングゲート電極へ電子を注入
しやすくさらにデータが揮発しにくいＤＩＮＯＲ型の不
揮発性半導体記憶装置を提供することができる。
【００３７】また、フローティングゲート電極を形成す
る工程と第１のシリコン酸化膜を形成する工程は、第１
の絶縁膜の上に導電膜とシリコン酸化膜とを積層した後
導電膜とシリコン酸化膜とを選択的に除去してフローテ
ィングゲート電極と第１のシリコン酸化膜を形成するこ
とを含むことが好ましい。この場合、フローティングゲ
ート電極を形成するのと同時に第１のシリコン酸化膜を
形成することができるため、製造工程をさらに削減する
ことができる。
【００３８】また、フローティングゲート電極を形成す
る工程は、第１の絶縁膜の上に導電膜を形成し、導電膜
を選択的に除去することによりフローティングゲート電
極を形成してもよい。
【００３９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
【００４０】（実施の形態１）図１は、この発明の実施
の形態１に従ったＮＯＲ型の不揮発性半導体記憶装置を
示す平面図である。図２は、図１中のＩＩ−ＩＩ線に沿
って見た断面を示す図である。図３は、図１中のＩＩＩ
−ＩＩＩ線に沿って見た断面を示す図である。
【００４１】図１〜図３を参照して、シリコン基板１上
には、厚さが５０００Åで島状の分離酸化膜２が形成さ
れている。分離酸化膜２が存在しない領域が活性領域で
あり、活性領域には厚さが１００Åのゲート酸化膜３が
形成されている。図３に示すように、ゲート酸化膜３の
両側には、ソース領域７とドレイン領域８が形成されて
おり、これらはいずれもシリコン基板１に不純物イオン
を注入して形成されたものである。
【００４２】ゲート酸化膜３上には厚さが１０００Åで
ドープトポリシリコンからなるフローティングゲート電
極４が形成されている。フローティングゲート電極４は
活性領域上と分離酸化膜２上に形成される。フローティ
ングゲート電極４の上には、厚さ１００Åのシリコン酸
化膜５ａ、厚さ１００Åシリコン窒化膜５ｂ、厚さ１０
０Åのシリコン酸化膜５ｃからなる層間絶縁膜５が形成
される。
【００４３】分離酸化膜２の上でありかつフローティン
グゲート４の間には、図１中の横方向に延びる、ドープ
トポリシリコンからなる消去電極９が形成される。消去
電極９とフローティングゲート４電極との間には、シリ
コン酸化膜５ａと、シリコン窒化膜５ｂと、自然酸化膜
５ｄ（図２および３には図示せず）が存在する。消去電
極９は、その端部でアルミ配線（図示せず）と接続され
る。消去電極９の表面には、シリコン酸化膜からなる層
間絶縁膜１０が形成される。
【００４４】消去電極９の延びる方向と直交する方向に
はコントロールゲート電極６が形成される。コントロー
ルゲート電極６は、厚さが１０００Åのドープトポリシ
リコンからなるポリシリコン層６ａと、厚さが１０００
Åのタングステンシリサイドやモリブデンシリサイドか
らなるシリサイド層６ｂを積層したものである。
【００４５】コントロールゲート電極６とフローティン
グゲート電極４との間には、層間絶縁膜５が存在する。
コントロールゲート電極６の延びる方向と直交する方向
にビット線９１が延び、ビット線９１は、コンタクトホ
ール９６によりドレイン領域７と接続される。
【００４６】図４は、図２および３で示すフローティン
グゲート電極と消去電極との間に電圧を印加した際の電
圧と電流の特性を示すグラフである。図４中の＋で示す
線は、消去電極９を正の電位、フローティングゲート電
極４を負の電位としたときの特性、−は、消去電極９を
負の電位、フローティングゲート電極４を正の電位とし
たときの特性を示す。図４で示すように、消去電極９と
フローティングゲート電極４に流れる電流値は、どちら
の電極に正の電位を与えるかによって異なり、消去電極
９に正の電位を与えた方が消去電極９に負の電位を与え
た場合よりも流れる電流値は大きくなる。
【００４７】図５は、消去電極９に正の電位を与えた状
態での電気伝導モデルを示す図である。図５に示すよう
に、消去電極９に正の電位を与えると消去電極９と層間
絶縁膜５との界面に正孔が集積する。層間絶縁膜５の最
上層には、シリコン窒化膜５ｂが酸化されて生成した厚
さ１０Å以下の自然酸化膜５ｄが存在するが、この自然
酸化膜５ｄは極めて薄いために、直接トンネリングを起
こし、正孔がシリコン窒化膜５ｂに注入される。シリコ
ン窒化膜５ｂは、電子に対しては絶縁膜として機能する
が、正孔に対しては完全な絶縁膜としては機能せず、Po
ole-Frenkel 伝導機構によりシリコン窒化膜５ｂとシリ
コン酸化膜５ａとの界面まで正孔が移動する。このシリ
コン窒化膜５ｂとシリコン酸化膜５ａの界面の正孔とシ
リコン酸化膜５ａをトンネリングしてきた電子とが結合
することにより再結合電流が流れる。そのため、消去電
極９に正の電位を与え、フローティングゲート電極４に
負の電位を与えれば、電流が流れやすくなる。
【００４８】図６は、消去電極に負の電位を与え、フロ
ーティングゲート電極に正の電位を与えた状態での電気
伝導モデルを示す図である。図６に示すように、消去電
極に負の電位を印加すれば、電子は自然酸化膜５ｄと消
去電極９との界面に蓄積され、正孔はシリコン酸化膜５
ａとフローティングゲート電極４の界面に蓄積され、層
間絶縁膜５の全体を電子がトンネリングする必要があ
る。そのため、図５で示す場合に比べて、層間絶縁膜５
を流れる電流値は小さくなる。つまり、消去電極９に負
の電位を与え、フローティングゲート電極４に正の電位
を与えれば、電流が流れにくいということになる。
【００４９】図７は、図２で示す不揮発性半導体記憶装
置において、フローティングゲート電極からの電子の引
抜きを行なう際の導電機構を模式的に示す図である。図
７を参照して、フローティングゲート電極４から電子を
引抜く際には、消去電極９にＶの電圧を印加し、シリコ
ン基板１とコントロールゲート電極６とソース領域７と
ドレイン領域８を接地電位とする。これにより、消去電
極９と自然酸化膜５ｄとの間に正孔が集まり、この正孔
がシリコン窒化膜５ｂとシリコン酸化膜５ａの界面まで
移動する。この正孔とフローティングゲート電極４内の
電子が再結合することにより、フローティングゲート電
極４内の電子が引抜かれる。
【００５０】図８は、フローティングゲート電極に電荷
が蓄積された状態を示す模式図である。図８を参照し
て、フローティングゲート電極４に電荷が蓄積されてお
り、これを保持する場合には、消去電極９の電位をフロ
ーティングとする。消去電極９内には、あまり多くの正
孔は存在しない。そのため、正孔がシリコン酸化膜５ａ
とシリコン窒化膜５ｂとの界面に集積することがないた
め、フローティングゲート電極４内の電子が外部へ漏れ
にくくなり、データが揮発しにくくなる。また、図２よ
り、シリコン窒化膜５ｂと消去電極９とが接する面積が
小さいため、データの揮発が小さくなる。
【００５１】以上のように構成されたこの発明の実施の
形態１に従った不揮発性半導体記憶装置においては、図
７で示すように、低い電圧で容易に電子の引抜きを行な
うことができる。さらに、図８で示すように、電荷が一
旦フローティングゲート電極４に保持されれば、データ
が揮発しにくくなる。
【００５２】（実施の形態２）実施の形態２では、図２
で示す不揮発性半導体記憶装置の製造方法について説明
する。図９〜図１３は、図２で示す不揮発性半導体記憶
装置の製造工程を示す図である。
【００５３】図９を参照して、シリコン基板１上にＬＯ
ＣＯＳ法により厚さ５０００Åの分離酸化膜２を形成す
る。分離酸化膜２が存在しない領域（活性領域）におい
て、シリコン基板１の表面の自然酸化膜をフッ酸（Ｈ
Ｆ）溶液を使って除去する。シリコン基板１の表面に熱
酸化法により厚さ１００Åのゲート酸化膜３を形成す
る。
【００５４】図１０を参照して、ゲート酸化膜３上にＣ
ＶＤ（Chemical Vapor Deposition）法により、厚さ１
０００Åのドープトポリシリコン膜を形成する。ドープ
トポリシリコン膜を所定の形状にパターニングする。こ
れにより、フローティングゲート電極４を形成する。
【００５５】図１１を参照して、熱酸化法により厚さ１
００Åのシリコン酸化膜５ａを形成する。ＣＶＤ法によ
りシリコン酸化膜５ａ上に厚さ１００Åのシリコン窒化
膜５ｂを形成する。シリコン窒化膜５ｂ上にＣＶＤ法に
より厚さ１００Åのシリコン酸化膜５ｃを形成する。こ
れにより、層間絶縁膜５が完成する。
【００５６】図１２を参照して、フォトリソグラフィ工
程により、シリコン酸化膜５ｃを所定の形状にパターニ
ングする。これにより、フローティングゲート電極４の
上面に対向する部分の一部と、フローティングゲート電
極４の側面に対向する部分において、シリコン酸化膜５
ｃが除去される。
【００５７】図１３を参照して、厚さ１５００Åのドー
プトポリシリコン膜をシリコン基板１上にＣＶＤ法によ
り堆積する。このドープトポリシリコン膜をフォトリソ
グラフィ工程により、所定の形状にパターニングするこ
とにより、分離酸化膜２の上でありかつフローティング
ゲート電極４の間に消去電極９を形成する。
【００５８】図２を参照して、消去電極９上に厚さ５０
０Åの層間絶縁膜１０を形成する。消去電極９とシリコ
ン酸化膜５ｃを覆うようにＣＶＤ法により厚さ１０００
Åのドープトポリシリコン層を堆積する。ドープトポリ
シリコン層上にスパッタ法により厚さ１０００Åのタン
グステンシリサイドまたはモリブデンシリサイドからな
るシリサイド層を形成する。ドープトポリシリコン層と
シリサイド層とを所定の形状にパターニングすることに
より、ドープトポリシリコン層６ａとシリサイド層６ｂ
からなるコントロールゲート電極６を形成する。コント
ロールゲート電極６の下の層間絶縁膜１０とフローティ
ングゲート電極４をコントロールゲート電極６をマスク
としてＣＨＦ3 、ＣＦ4 ガス等によりエッチングする。
最後に、シリコン基板１がコントロールゲート電極６な
どと接続する配線とコンタクトホールを形成し、最終保
護膜（図示せず）を堆積することにより図２で示す不揮
発性半導体記憶装置が完成する。
【００５９】このような方法により製造される不揮発性
半導体記憶装置は、図２で示す構造のものであるため、
フローティングゲート電極からの電子の引抜きが容易で
かつデータの揮発が少ないものとなる。また、層間絶縁
膜５を利用して、フローティングゲート電極４と消去電
極９との間の絶縁膜を形成するため、製造工程が大幅に
増えることがない。
【００６０】（実施の形態３）図１４は、この発明の実
施の形態３に従った不揮発性半導体記憶装置の断面図で
ある。図２で示す不揮発性半導体記憶装置では、フロー
ティングゲート電極４の上面の一部と側面の上にシリコ
ン酸化膜５ａが形成され、シリコン酸化膜５ａ上にシリ
コン窒化膜５ｂが形成され、シリコン窒化膜５ｂ上に消
去電極９が形成されていたのに対し、図１４で示す不揮
発性半導体記憶装置では、フローティングゲート電極４
の上面の一部と側面の上にシリコン窒化膜５ｂが形成さ
れ、シリコン窒化膜５ｂ上にシリコン酸化膜５ｃが形成
され、シリコン酸化膜５ｃ上に消去電極９が形成されて
いる。図１４中のＡ−Ａ線に沿ってみた断面は図３で示
すものと同様である。
【００６１】図１４で示す不揮発性半導体記憶装置は、
ＤＩＮＯＲ（Divided-BIT Line NOR）型である。ここ
で、ＤＩＮＯＲ型の不揮発性半導体記憶装置について説
明する。
【００６２】図１５は、ＤＩＮＯＲ型の不揮発性半導体
記憶装置の動作を説明するための模式図である。図１５
の（ａ）および（ｂ）は、それぞれ、書込動作と消去動
作を示す。図１５において、高濃度のｎ型の不純物領域
であるドレイン領域１０２がシリコン基板１０８のｐウ
ェルに形成されている。ドレイン領域１０２の周囲には
低濃度のｎ型不純物領域１０２ｅが形成されている。シ
リコン基板１０８のｐウェルには高濃度のｎ型の不純物
領域であるソース領域１０３が形成されている。ソース
領域１０３の周囲には低濃度のｎ型不純物領域１０３ｅ
が形成されている。ドレイン領域１０２とソース領域１
０３とに挟まれた領域においては、シリコン基板１０８
上にゲート酸化膜１０４が形成される。ゲート酸化膜１
０４上にフローティングゲート電極１０５が形成され、
フローティングゲート電極１０５上には絶縁膜を介して
コントロールゲート電極１０６が形成される。
【００６３】書込時には、図１５の（ａ）で示すよう
に、ドレイン領域１０２に正電圧（たとえば５Ｖ）を印
加し、コントロールゲート１０６に負電圧（たとえば−
１０Ｖ）を印加し、ソース領域１０３をフローティング
状態にし、シリコン基板１０８のｐウェルに０Ｖを印加
する。それにより、フローティングゲート電極１０５と
ドレイン領域１０２との間に高電界が発生し、トンネル
現象によりフローティングゲート電極１０５からドレイ
ン領域１０２に電子が放出される。その結果、メモリセ
ルのしきい値電圧が下降する。
【００６４】消去時には、図１５の（ｂ）に示すよう
に、ドレイン領域１０２をフローティング状態にし、コ
ントロールゲート電極１０６に高電圧（たとえば１０
Ｖ）を印加し、ソース領域１０３に負荷電圧（たとえば
−５Ｖ）を印加し、シリコン基板１０８のｐウェルに負
電圧（たとえば−５Ｖ）を印加する。これにより、コン
トロールゲート電極１０６とｐウェルとの間に高電圧
（この場合１５Ｖ）が印加され、高電界が発生する。そ
の結果、トンネル現象によりフローティングゲート電極
１０５に電子が注入され、メモリセルのしきい値電圧が
上昇する。次に、図１４で示す不揮発性半導体記憶装置
の消去動作について説明する。図１６は、図１９で示す
不揮発性半導体記憶装置の消去動作の際の導電機構を説
明するための図である。図１６を参照して、消去の際に
は、コントロールゲート電極６に正の電位（たとえば１
０Ｖ）が印加される。また、消去電極９には負の電位
（たとえば−１０Ｖ）が印加される。シリコン基板１、
ソース領域７、ドレイン領域８は、０Ｖ、０Ｖ、０Ｖと
される。その結果、フローティングゲート電極４内の正
孔がシリコン窒化膜５ｂを通過して、シリコン窒化膜５
ｂとシリコン酸化膜５ｃとの界面まで移動する。一方、
消去電極９内の電子は、消去電極９とシリコン酸化膜５
ｃとの界面まで移動し、シリコン酸化膜５ｃとシリコン
窒化膜５ｂの界面にある正孔と結合することにより再結
合電流が流れる。その結果、フローティングゲート電極
４に電子が注入される。
【００６５】図１７は、図１４で示す不揮発性半導体記
憶装置に電荷が保持された状態を示す図である。図１７
を参照して、フローティングゲート電極４に電子が保持
された状態では、フローティングゲート電極４が負の電
位となる。また、消去電極９はフローティングとされ
る。これにより、消去電極９には、正孔があまり存在し
ないため、正孔がシリコン窒化膜５ｂ内を移動すること
がない。その結果、シリコン窒化膜５ｂとシリコン酸化
膜５ｃが絶縁膜の働きをするため、フローティングゲー
ト電極４に蓄積された電子が外部に流出しにくい。その
結果、データが揮発しにくくなる。
【００６６】最後に、書込の際には、図１５の（ａ）で
示したように、シリコン基板１に、たとえば０Ｖ、ドレ
イン領域８に、たとえば５Ｖ、コントロールゲート電極
６に、たとえば−１０Ｖを印加することにより、トンネ
ル現象を利用してフローティングゲート電極４からドレ
イン領域８へ電子を移動させる。
【００６７】このように構成された不揮発性半導体記憶
装置においては、ＤＩＮＯＲ型の不揮発性半導体記憶装
置の消去時、すなわち、フローティングゲート電極に電
子を注入する際には、シリコン窒化膜５ｂが絶縁膜とし
て機能しないため、低い電位で容易に消去を行なうこと
が可能となる。また、電荷を保持した状態では、図１７
で示すように、シリコン窒化膜５ｂとシリコン酸化膜５
ｃの双方が絶縁膜として働くため、フローティングゲー
ト電極４に蓄積された電子が外部へ漏れるのが抑制さ
れ、データが揮発しにくくなる。
【００６８】図１８は、不揮発性半導体記憶装置の回路
図であり、（ａ）は、従来の不揮発性半導体記憶装置の
回路図であり、（ｂ）は図１４で示す不揮発性半導体記
憶装置の回路図である。まず、図１８の（ａ）で示す従
来の不揮発性半導体記憶装置において、コントロールゲ
ート電極６とフローティングゲート電極４の間には容量
Ｃ2 のキャパシタが形成され、キャパシタの一方の電極
には＋Ｑ2 の電荷が蓄えられ、他方の電極には−Ｑ2 の
電荷が蓄えられる。フローティングゲート電極４とシリ
コン基板１との間には、容量がＣ1 のキャパシタが形成
され、キャパシタの一方の電極には＋Ｑ1 の電荷が蓄え
られ、他方の電極には−Ｑ1 の電荷が蓄えられる。この
キャパシタの電極間の距離をｔ1 とする。このような回
路において、シリコン基板１の電位をＶS 、フローティ
ングゲート電極４の電位をＶF 、コントロールゲート電
極６の電位をＶC 、シリコン基板１とフローティングゲ
ート電極４との間の電界をＥ1 とすると、これらの間に
は、以下の関係が成り立つ。
【００６９】
【数１】
【００７０】Ｑ1 −Ｑ2 ＝Ｑとおくと、Ｑは、フローテ
ィングゲート電極４に蓄積される電荷を示し、上式は以
下のように変形できる。
【００７１】
【数２】
【００７２】シリコン基板１からフローティングゲート
電極４への電子の注入効率を向上させるためには、フロ
ーティングゲート電極４とシリコン基板１との間の電界
Ｅ1を大きくする必要があるが、上式より、Ｅ1 を大き
くするためには、Ｃ2 ／（Ｃ 1 ＋Ｃ2 ）を大きくする必
要がある。ここで、通常、Ｃ2 ／（Ｃ1 ＋Ｃ2 ）は０．
５〜０．６程度である。
【００７３】一方、図１８の（ｂ）では、コントロール
ゲート電極６とフローティングゲート電極４との間には
容量Ｃ2 のコンデンサが形成され、一方の電極には＋Ｑ
2 の電荷が蓄えられ、他方の電極には、−Ｑ2 の電荷が
蓄えられている。フローティングゲート電極４とシリコ
ン基板１との間には容量がＣ1 のコンデンサが形成さ
れ、一方の電極には−Ｑ1 の電荷が蓄えられ、他方の電
極には＋Ｑ1 の電荷が蓄えられる。フローティングゲー
ト電極４と消去電極９との間には、容量Ｃ3 のコンデン
サが形成され、一方の電極には＋Ｑ3 の電荷が蓄えら
れ、他方の電極には−Ｑ3 の電荷が蓄えられる。このコ
ンデサの電極間の距離をｔ2 とする。シリコン基板１の
電位をＶS 、フローティングゲート電極４の電位を
ＶF 、コントロールゲート電極６の電位をＶC 、消去電
極９の電位をＶE 、フローティングゲート電極４と消去
電極９との間の電界Ｅ2 とすると、これらの間には、以
下の関係が成り立つ。
【００７４】
【数３】
【００７５】−Ｑ1 −Ｑ2 ＋Ｑ3 ＝Ｑとおくと、Ｑはフ
ローティングゲートに蓄えられる電荷を示し、上式は以
下のように変形できる。
【００７６】
【数４】
【００７７】ＶS ＝ＶC ＝Ｖとおくと、上式は以下のよ
うに変形できる。
【００７８】
【数５】
【００７９】この式より、フローティングゲート電極４
上の電子の注入効率を向上させるためには、フローティ
ングゲート電極４と消去電極９との間の電界Ｅ2 を大き
くする必要があるが、上式より、Ｅ2 を大きくするため
には、（Ｃ1 ＋Ｃ2 ）／（Ｃ 1 ＋Ｃ2 ＋Ｃ3 ）を大きく
する必要がある。ここで、図４から明らかなように、フ
ローティングゲート電極４と消去電極９との対向面積
は、シリコン基板１とフローティングゲート電極４との
対向面積やフローティングゲート電極４とコントロール
ゲート電極６との対向面積に比べて小さい。そのため、
Ｃ3 はＣ1 やＣ2に比べて十分小さくなるため、（Ｃ1
＋Ｃ2 ）／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ）は１に近くなる。その
結果、図１８の（ａ）で示す従来の不揮発性半導体記憶
装置に比べて、フローティングゲート電極４への電子の
注入がしやすくなるという効果がある。なお、この実施
の形態で示した印加電圧は、あくまで例示である。
【００８０】（実施の形態４）実施の形態４では、実施
の形態３で示したＤＩＮＯＲ型の不揮発性半導体記憶装
置の製造方法について説明する。図１９〜図２２は、図
１４で示す不揮発性半導体記憶装置の製造工程を示す断
面図である。
【００８１】図１９を参照して、シリコン基板１上にＬ
ＯＣＯＳ法により厚さが５０００Åの分離酸化膜２を形
成する。分離酸化膜２が存在しない活性領域において、
シリコン基板１の表面の自然酸化膜を除去し、熱酸化法
により厚さ１００Åのゲート酸化膜３を形成する。
【００８２】図２０を参照して、シリコン基板１上にＣ
ＶＤ法により厚さ１０００Åのドープトポリシリコン層
を堆積する。このドープトポリシリコン層を所定の形状
にパターニングすることにより、フローティングゲート
電極４を形成する。熱酸化法によりフローティングゲー
ト電極４の表面に厚さ１００Åのシリコン酸化膜を形成
する。このシリコン酸化膜を所定の形状にパターニング
することにより、シリコン酸化膜５ａを形成する。
【００８３】図２１を参照して、ＣＶＤ法により厚さ１
００Åのシリコン窒化膜５ｂを分離酸化膜２、フローテ
ィングゲート電極４およびシリコン酸化膜５ａを覆うよ
うに形成する。シリコン窒化膜５ｂ上に厚さ１００Åの
シリコン酸化膜５ｃをＣＶＤ法により形成する。
【００８４】図２２を参照して、シリコン酸化膜５ｃ上
にＣＶＤ法により厚さ１５００Åのドープトポリシリコ
ン層を堆積する。ドープトポリシリコン層を所定の形状
にパターニングすることにより、消去ゲート電極９を形
成する。
【００８５】図１４を参照して、消去ゲート電極９上に
層間絶縁膜１０を形成する。層間絶縁膜１０と、シリコ
ン酸化膜５ｃの上に厚さ１０００Åのドープトポリシリ
コン層を堆積し、ドープトポリシリコン層上にスパッタ
法により厚さ１０００Åのタングステンシリサイドやモ
リブデンシリサイドからなるシリサイド層を堆積する。
シリサイド層とドープトポリシリコン層を所定の形状に
パターニングすることにより、ドープトポリシリコン層
６ａとシリサイド層６ｂからなるコントロールゲート電
極６を形成する。コントロールゲート電極６の下の層間
絶縁膜５とフローティングゲート電極４を、コントロー
ルゲート電極６をマスクとしてＣＨＦ3、ＣＦ4 ガス等
によりエッチングする。最後に、シリコン基板１、コン
トロールゲート電極６および消去電極９と接続するため
の配線層を形成し、最終保護膜を堆積することにより、
不揮発性半導体記憶装置が完成する。
【００８６】以上に示した不揮発性半導体記憶装置の製
造方法においては、簡単な工程で消去効率が優れたＤＩ
ＮＯＲ型の不揮発性半導体記憶装置を製造することがで
きる。
【００８７】（実施の形態５）図２３は、この発明の実
施の形態５に従った不揮発性半導体記憶装置を示す断面
図である。図１４で示す不揮発性半導体記憶装置では、
フローティングゲート電極４の上面の一部分でもシリコ
ン窒化膜５ｂとフローティングゲート電極４が接してい
たが、図２３で示す不揮発性半導体記憶装置では、フロ
ーティングゲート電極４の上面ではフローティングゲー
ト電極４とシリコン窒化膜が接していない。それ以外の
点に関しては、図２３で示す不揮発性半導体記憶装置
は、図１４で示すものと同様の構成である。このような
不揮発性半導体記憶装置においても、実施の形態３で示
したものと同様の効果がある。
【００８８】（実施の形態６）実施の形態６では、図２
３で示す不揮発性半導体記憶装置の製造方法について説
明する。図２４〜図２７は、図２３で示す不揮発性半導
体記憶装置の製造工程を示す断面図である。
【００８９】図２４を参照して、シリコン基板１の表面
にＬＯＣＯＳ法により厚さ５０００Åの分離酸化膜２を
形成する。分離酸化膜２が形成されない活性領域におい
て、シリコン基板１の表面の自然酸化膜を除去し、活性
領域において熱酸化法により厚さ１００Åのゲート酸化
膜３を形成する。
【００９０】図２５を参照して、シリコン基板１の表面
にＣＶＤ法により厚さ１０００Åのドープトポリシリコ
ン層を堆積する。ドープトポリシリコン層の表面に、熱
酸化法により厚さ１００Åの熱酸化膜を形成する。熱酸
化膜とドープトポリシリコン層とをフォトリソグラフィ
工程によりパターニングすることにより、フローティン
グゲート電極４と、シリコン酸化膜５ａを形成する。
【００９１】図２６を参照して、ＣＶＤ法により、シリ
コン酸化膜５ａと、フローティングゲート電極４の側面
と、分離酸化膜２とを覆うように、厚さ１００Åのシリ
コン窒化膜５ｂを堆積する。シリコン窒化膜５ｂ上にＣ
ＶＤ法により厚さ１００Åのシリコン酸化膜５ｃを堆積
する。
【００９２】図２７を参照して、シリコン酸化膜５ｃを
覆うように、ＣＶＤ法により厚さ１５００Åのドープト
ポリシリコン層を堆積する。ドープトポリシリコン層を
所定の形状にパターニングすることにより、消去電極９
を形成する。
【００９３】図２３を参照して、消去電極９の表面に層
間絶縁膜１０を堆積し、層間絶縁膜１０とシリコン酸化
膜５ｃとを覆うようにＣＶＤ法により厚さ１０００Åの
ドープトポリシリコン層を堆積する。ドープトポリシリ
コン層上にスパッタ法によりタングステンシリサイドま
たはモリブデンシリサイドからなる厚さ１０００Åのシ
リサイド層を形成する。シリサイド層とドープトポリシ
リコン層とを所定の形状にパターニングすることによ
り、シリサイド層６ｂとドープトポリシリコン層６ｂか
らなるコントロールゲート電極６を形成する。最後に、
シリコン基板１やコントロールゲート電極６と接続され
る配線層を形成し、最終保護膜を堆積することにより図
２３で示す不揮発性半導体記憶装置が完成する。
【００９４】この方法に従えば、実施の形態４で示した
効果がある。また、フローティングゲート電極４とシリ
コン酸化膜５ａとを重ねてパターニングするため、実施
の形態４に比べて少ない工程で製造できる。さらに、実
施の形態４では、シリコン酸化膜５ａをパターニングす
る際には、フローティングゲート電極４の上の所定の部
分のみを残存させるようにパターニングする必要があっ
たが、実施の形態４に従えば、上述のような重ね合わせ
を考慮することなく、シリコン酸化膜５ａをパターニン
グしたのと同様のパターンでフローティングゲート電極
４を形成できる。
【００９５】（実施の形態７）図２８は、この発明の実
施の形態７に従った不揮発性半導体記憶装置を示す断面
図である。図２８を参照して、シリコン基板２０１上に
互いに間隔を隔てて複数の分離酸化膜２０２が形成され
ている。分離酸化膜２０２が形成されないシリコン基板
２０１の表面には、シリコン酸化膜２０３が形成されて
いる。それぞれの分離酸化膜２０２の直接上には、ドー
プトポリシリコンからなる消去電極２０９が形成されて
いる。消去電極２０９は紙面の手前側から奥側に向かっ
て延びている。消去電極２０９を覆うようにシリコン酸
化膜２１０とシリコン窒化膜２１１が形成されている。
ゲート酸化膜２０３と分離酸化膜２０２と、シリコン酸
化膜２１１とを覆うようにドープトポリシリコンからな
るフローティングゲート電極２０４が形成されている。
フローティングゲート電極２０４は、分離酸化膜２０２
により互いに分離されている。フローティングゲート電
極２０４とシリコン酸化膜２１１とを覆うように層間絶
縁膜２０５が形成されている。層間絶縁膜２０５は、下
からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜
により構成される。層間絶縁膜２０５を覆うようにドー
プトポリシリコン層２０６ａと、シリサイド層２０６ｂ
とからなるコントロールゲート電極２０６が形成されて
いる。コントロールゲート電極２０６は、消去電極２０
９の延びる方向と直交する方向に延びている。フローテ
ィングゲート電極２０４の下に消去電極２０９が形成さ
れている。
【００９６】図２８中のＣ−Ｃ線に沿った見た断面は図
３で示すものと同様である。このように構成された不揮
発性半導体記憶装置においても、実施の形態１で示す不
揮発性半導体記憶装置と同様の効果がある。
【００９７】実施の形態７で示す不揮発性半導体記憶装
置の製造方法について説明する。図２９〜図３１は、図
２８で示す不揮発性半導体記憶装置の製造方法を示す断
面図である。
【００９８】図２９を参照して、シリコン基板２０１の
表面にＬＯＣＯＳ法により、厚さが５０００Åの分離酸
化膜１０２を形成する。分離酸化膜２０２が形成されな
い活性領域において、シリコン基板２０１の表面の自然
酸化膜を除去し、シリコン基板２０１の表面に熱酸化法
により厚さ２００Åのシリコン酸化膜２１５を形成す
る。シリコン酸化膜２１５と分離酸化膜２０２とを覆う
ようにＣＶＤ法により厚さ１５００Åのドープトポリシ
リコン層を堆積する。ドープトポリシリコン層を分離酸
化膜２０２の上に残存させるようにパターニングするこ
とにより、消去電極２０９を形成する。
【００９９】図３０を参照して、消去電極２０９を覆う
ように熱酸化法により厚さ１００Åのシリコン酸化膜２
１０を形成する。シリコン酸化膜２１０上にＣＶＤ法に
より厚さ１００Åのシリコン窒化膜を形成し、この窒化
膜を所定の形状にパターニングすることにより、シリコ
ン窒化膜２１１を形成する。この後、シリコン酸化膜２
１５を除去し、熱酸化により厚さ１００Åのシリコン酸
化膜２０３を形成する。
【０１００】図３１を参照して、シリコン酸化膜２０
３、シリコン窒化膜２１１および分離酸化膜２０２を覆
うように、ＣＶＤ法により厚さ１０００Åのドープトポ
リシリコン層を堆積する。ドープトポリシリコン層を所
定の形状にパターニングすることにより、フローティン
グゲート電極２０４を形成する。
【０１０１】図２８を参照して、フローティングゲート
電極２０４の表面に熱酸化法によりシリコン酸化膜を形
成し、このシリコン酸化膜上にＣＶＤ法によりシリコン
窒化膜を形成し、このシリコン窒化膜上にＣＶＤ法によ
りシリコン酸化膜を形成することにより、層間絶縁膜２
０５を形成する。層間絶縁膜２０５の上にＣＶＤ法によ
り厚さが１０００Åのドープトポリシリコン層を堆積す
る。ドープトポリシリコン層上にスパッタ法によりタン
グステンシリサイドまたはモリブデンシリサイドからな
る厚さ１０００Åのシリサイド層を形成する。シリサイ
ド層とドープトポリシリコン層を所定の形状にパターニ
ングすることにより、ドープトポリシリコン層２０６ａ
とシリサイド層２０６ｂからなるコントロールゲート電
極２０６を形成する。コントロールゲート電極２０６下
の層間絶縁膜２０５とフローティングゲート電極２０４
を、コントロールゲート電極２０６をマスクとしてＣＨ
Ｆ 3 、ＣＦ4 ガス等によりエッチングする。最後に、シ
リコン基板２０１やコントロールゲート電極２０６や消
去電極２０９などを接続するための配線層を形成し、最
終保護膜を堆積することにより、不揮発性半導体装置が
完成する。
【０１０２】このような不揮発性半導体記憶装置の製造
方法においては、簡単な方法を用いることにより、フロ
ーティングゲート電極から電子を引抜きやすくかつデー
タが揮発しにくい不揮発性半導体記憶装置を提供するこ
とができる。
【０１０３】（比較例）図３２は、比較のための不揮発
性半導体記憶装置を示す断面図である。図３で示す不揮
発性半導体記憶装置では、フローティングゲート電極４
と消去電極９との間にシリコン酸化膜５ａとシリコン窒
化膜５ｂが形成されていたのに対して、図３２で示す不
揮発性半導体記憶装置ではフローティングゲート電極４
と消去電極９の間にはシリコン窒化膜５ｂが存在しない
部分がある。また、図３２中のＤ−Ｄ線に沿った見た断
面は図３で示すものと同様である。次に、図３２で示す
不揮発性半導体記憶装置の製造方法について説明する。
図３３〜図３７は、図３２で示す不揮発性半導体記憶装
置の製造工程を示す断面図である。図３３を参照して、
シリコン基板１の表面にＬＯＣＯＳ法により厚さ５００
０Åの分離酸化膜２を形成する。分離酸化膜２がない活
性領域において、シリコン基板１の自然酸化膜を除去
し、シリコン基板１の表面に厚さ１００Åのゲート酸化
膜３を形成する。
【０１０４】図３４を参照して、ゲート酸化膜３と分離
酸化膜２を覆うようにＣＶＤ法により厚さ１０００Åの
ドープトポリシリコン層を堆積する。ドープトポリシリ
コン層を所定の形状にパターニングすることにより、フ
ローティングゲート電極４を形成する。
【０１０５】図３５を参照して、フローティングゲート
電極４の表面に熱酸化法により厚さ１００Åのシリコン
酸化膜５ａを形成する。シリコン酸化膜５ａと分離酸化
膜２とを覆うように、ＣＶＤ法により厚さ１００Åのシ
リコン窒化膜５ｂを形成する。シリコン窒化膜５ｂを覆
うようにＣＶＤ法により厚さ１００Åのシリコン酸化膜
５ｃを形成する。
【０１０６】図３６を参照して、シリコン酸化膜５ｃの
一部をフッ酸（ＨＦ）溶液を用いて選択的にエッチング
する。次に、シリコン窒化膜５ｂの一部をＣＦ4 ガス等
を用いて選択的にエッチングする。これにより、フロー
ティングゲート電極４の上面の一部と側面において、シ
リコン窒化膜５ｂとシリコン酸化膜５ｃが存在しなくな
る。次に、熱酸化法によりシリコン窒化膜５ｂと接触し
ていない部分において、シリコン酸化膜５ａを成長させ
る。
【０１０７】図３７を参照して、シリコン基板１を覆う
ようにＣＶＤ法により厚さ１５００Åのドープトポリシ
リコン層を堆積する。ドープトポリシリコン層を所定の
形状にパターニングすることにより消去電極９を形成す
る。
【０１０８】図３２を参照して、熱酸化法により消去電
極９の表面に層間絶縁膜１０を形成する。その後は、実
施の形態１と同様にドープトポリシリコン層６ａおよび
シリサイド層６ｂからなるコントロールゲート電極６を
形成する。シリコン基板１、消去電極９およびコントロ
ールゲート電極６と接続する配線層を形成し、最終保護
膜を堆積して半導体装置が完成する。
【０１０９】このような不揮発性半導体記憶装置とその
製造方法においては、図３６で示す工程において、シリ
コン酸化膜５ａの膜厚を調整すれば、層間絶縁膜５の電
流リーク特性とは独立して電子の引抜きやすさを調整す
ることが可能となる。
【０１１０】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形が可
能である。まず、膜厚や材質などは必要に応じて適宜変
更することができる。また、実施の形態７においては、
消去電極２０９の上にシリコン酸化膜２１０を形成し、
シリコン酸化膜２１０の上にシリコン窒化膜２１１を形
成したが、消去電極２０９の上にシリコン窒化膜を形成
し、このシリコン窒化膜の上にシリコン酸化膜を形成し
てもよい。また、実施の形態１において、シリコン窒化
膜の表面に自然酸化膜を残存させたが、この自然酸化膜
は除去してもよい。
【０１１１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。たとえば膜圧や印加電圧等は設計上の必要に応じ
て変化させることができる。本発明の範囲は上記した説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。
【０１１２】
【発明の効果】請求項１に記載の不揮発性半導体記憶装
置においては、フローティングゲート電極から電子を引
抜くこと、またはフローティングゲート電極へ電子を注
入することが容易となる。また、リーク電流の発生を抑
制でき、データが揮発しにくくなる。
【０１１３】請求項２の不揮発性半導体記憶装置におい
ては、消去電極を正の電位とすればフローティングゲー
ト電極内の電子がトンネル現象によりシリコン酸化膜を
介して消去電極へ引抜かれやすくなる。また、フローテ
ィングゲート電極に電子が保持された状態においては、
シリコン窒化膜上の消去電極に正の電位を与えなければ
フローティングゲート電極内の電子が外部へ流出するこ
とがなく、データが揮発しにくくなる。
【０１１４】請求項３に記載の不揮発性半導体記憶装置
においては、フローティングゲート電極に正の電位を与
えると消去電極内の電子がトンネル現象によりシリコン
酸化膜を介してフローティングゲート電極へ注入されや
すくなる。また、フローティングゲート電極が電子を保
持した状態ではフローティングゲート電極内の電子が外
部に流出することがなくデータが揮発しにくくなる。
【０１１５】請求項４に記載の不揮発性半導体記憶装置
においては、第２の絶縁膜と第３の絶縁膜とを同一工程
で製造できるため製造工程が少なくなる。
【０１１６】請求項５に記載の不揮発性半導体記憶装置
においては、第２の絶縁膜と第３の絶縁膜とを同一の工
程で製造することができるため、製造工程が少なくな
る。
【０１１７】請求項６に記載の不揮発性半導体記憶装置
においては、メモリセルを分離するための分離酸化膜上
に消去電極を形成することができ、半導体記憶装置を微
細化することができる。
【０１１８】請求項７に記載の不揮発性半導体記憶装置
においては、隣り合うフローティングゲート電極の間に
消去電極を配置できるため、半導体記憶装置の微細化に
寄与することができる。
【０１１９】請求項８に記載の不揮発性半導体記憶装置
においては、消去電極上にコントロールゲート電極を形
成できるため、半導体記憶装置の微細化に寄与すること
ができる。
【０１２０】請求項９に従った不揮発性半導体記憶装置
の製造方法においては、不揮発性半導体記憶装置を簡単
な工程で製造できる。
【０１２１】請求項１０に従った不揮発性半導体記憶装
置の製造方法においては、不揮発性半導体記憶装置を簡
単な工程で製造することができる。
【０１２２】請求項１１に記載の不揮発性半導体記憶装
置の製造方法においては、フローティングゲート電極を
形成するのと同時に第１のシリコン酸化膜を形成するこ
とができるため、製造工程をさらに削減することができ
る。
【０１２３】請求項１２に記載の不揮発性半導体記憶装
置の製造方法においては、第１の絶縁膜の上に導電膜を
形成し、導電膜を選択的に除去することによりフローテ
ィングゲート電極を形成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従った不揮発性半
導体記憶装置を示す平面図である。
【図２】 図１中のＩＩ−ＩＩ線に沿って見た断面を示
す図である。
【図３】 図１中のＩＩＩ−ＩＩＩ線に沿った見た断面
を示す図である。
【図４】 シリコン窒化膜とシリコン酸化膜からなる絶
縁膜のリーク電流値を示すグラフである。
【図５】 シリコン窒化膜側に正の電位を与えた場合の
導電機構を模式的に示す図である。
【図６】 シリコン窒化膜側に負の電位を与えた場合の
導電機構を模式的に示す図である。
【図７】 図２および図３で示す不揮発性半導体記憶装
置の消去動作の際の導電機構を模式的に示す図である。
【図８】 図２および図３で示す不揮発性半導体記憶装
置においてフローティングゲート電極に電荷が保持され
た状態を模式的に示す図である。
【図９】 実施の形態２に従った不揮発性半導体記憶装
置の製造方法の第１工程を示す断面図である。
【図１０】 実施の形態２に従った不揮発性半導体記憶
装置の製造方法の第２工程を示す断面図である。
【図１１】 実施の形態２に従った不揮発性半導体記憶
装置の製造方法の第３工程を示す断面図である。
【図１２】 実施の形態２に従った不揮発性半導体記憶
装置の製造方法の第４工程を示す断面図である。
【図１３】 実施の形態２に従った不揮発性半導体記憶
装置の製造方法の第５工程を示す断面図である。
【図１４】 実施の形態３に従った不揮発性半導体記憶
装置を示す断面図である。
【図１５】 ＤＩＮＯＲ型の不揮発性半導体記憶装置の
動作を説明するための模式図である。
【図１６】 図１４で示す不揮発性半導体記憶装置の消
去動作の際の導電機構を模式的に示す図である。
【図１７】 図１４で示す不揮発性半導体記憶装置のフ
ローティングゲートが電子を保持している状態を模式的
に示す図である。
【図１８】 不揮発性半導体記憶装置の回路図である。
【図１９】 実施の形態４に従った不揮発性半導体記憶
装置の製造方法の第１工程を示す断面図である。
【図２０】 実施の形態４に従った不揮発性半導体記憶
装置の製造方法の第２工程を示す断面図である。
【図２１】 実施の形態４に従った不揮発性半導体記憶
装置の製造方法の第３工程を示す断面図である。
【図２２】 実施の形態４に従った不揮発性半導体記憶
装置の製造方法の第４工程を示す断面図である。
【図２３】 実施の形態５に従った不揮発性半導体記憶
装置を示す断面図である。
【図２４】 実施の形態６に従った不揮発性半導体記憶
装置の製造方法の第１工程を示す断面図である。
【図２５】 実施の形態６に従った不揮発性半導体記憶
装置の製造方法の第２工程を示す断面図である。
【図２６】 実施の形態６に従った不揮発性半導体記憶
装置の製造方法の第３工程を示す断面図である。
【図２７】 実施の形態６に従った不揮発性半導体記憶
装置の製造方法の第４工程を示す断面図である。
【図２８】 実施の形態７に従った不揮発性半導体記憶
装置を示す断面図である。
【図２９】 実施の形態７に従った不揮発性半導体記憶
装置の製造方法の第１工程を示す断面図である。
【図３０】 実施の形態７に従った不揮発性半導体記憶
装置の製造方法の第２工程を示す断面図である。
【図３１】 実施の形態７に従った不揮発性半導体記憶
装置の製造方法の第３工程を示す断面図である。
【図３２】 この発明の比較例に従った不揮発性半導体
記憶装置の断面図である。
【図３３】 図３２で示す不揮発性半導体記憶装置の製
造方法の第１工程を示す断面図である。
【図３４】 図３２で示す不揮発性半導体記憶装置の製
造方法の第２工程を示す断面図である。
【図３５】 図３２で示す不揮発性半導体記憶装置の製
造方法の第３工程を示す断面図である。
【図３６】 図３２で示す不揮発性半導体記憶装置の製
造方法の第４工程を示す断面図である。
【図３７】 図３２で示す不揮発性半導体記憶装置の製
造方法の第５工程を示す断面図である。
【図３８】 従来の一般的なフラッシュメモリの構成を
示すブロック図である。
【図３９】 図３８に示すメモリマトリックスの概略構
成を示す等価回路図である。
【図４０】 従来のフラッシュメモリのメモリセルマト
リックスの概略構成を示す部分平面図である。
【図４１】 図４０中のＤ−Ｄ′線に沿う断面図であ
る。
【図４２】 チャネルホットエレクトロンを利用したフ
ラッシュＥＥＰＲＯＭの書込動作を説明するための図で
ある。
【図４３】 Ｆ−Ｎトンネル現象を利用した消去動作を
説明するための図である。
【図４４】 注入ゲートを有する従来の不揮発性半導体
記憶装置の断面図である。
【図４５】 本発明者らが提案する不揮発性半導体記憶
装置の断面図である。
【符号の説明】
１，２０１ シリコン基板、２，２０２ 分離酸化膜、
３，２０３ ゲート酸化膜、５ａ，５ｃ，２０５ａ，２
０５ｃ シリコン酸化膜、５ｂ，２０５ｂ シリコン窒
化膜、５，２０５ 層間絶縁膜、６，２０６ コントロ
ールゲート電極、１０，２１０ 消去電極。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に第１の絶縁膜を介在させて形成した
    フローティングゲート電極と、 前記フローティングゲート電極の一部分の上に第２の絶
    縁膜を介在させて形成したコントロールゲート電極と、 前記フローティングゲート電極の他の部分の上に第３の
    絶縁膜を介在させて形成した消去電極とを備え、 前記第３の絶縁膜はシリコン窒化膜とシリコン酸化膜と
    を含む、不揮発性半導体記憶装置。
  2. 【請求項２】 前記フローティングゲート電極上に前記
    シリコン酸化膜が形成され、前記シリコン酸化膜上に前
    記シリコン窒化膜が形成され、前記シリコン窒化膜上に
    前記消去電極が形成される、請求項１に記載の不揮発性
    半導体記憶装置。
  3. 【請求項３】 前記フローティングゲート電極上に前記
    シリコン窒化膜が形成され、前記シリコン窒化膜上に前
    記シリコン酸化膜が形成され、前記シリコン酸化膜上に
    前記消去電極が形成される、請求項１に記載の不揮発性
    半導体記憶装置。
  4. 【請求項４】 前記第２の絶縁膜は、第１のシリコン酸
    化膜と、前記第１のシリコン酸化膜上に形成された前記
    シリコン窒化膜と、前記シリコン窒化膜上に形成された
    第２のシリコン酸化膜とからなり、前記第３の絶縁膜
    は、前記フローティングゲート電極上に形成された前記
    第１のシリコン酸化膜と、前記第１のシリコン酸化膜上
    に形成された前記シリコン窒化膜とを含む、請求項１に
    記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記第２の絶縁膜は、第１のシリコン酸
    化膜と、前記第１のシリコン酸化膜上に形成された前記
    シリコン窒化膜と、前記シリコン窒化膜上に形成された
    第２のシリコン酸化膜とからなり、前記第３の絶縁膜
    は、前記フローティングゲート電極上に形成された前記
    シリコン窒化膜と、前記シリコン窒化膜上に形成された
    前記第２のシリコン酸化膜とを含む、請求項１に記載の
    不揮発性半導体記憶装置。
  6. 【請求項６】 メモリセルを分離するための分離酸化膜
    をさらに備え、前記消去電極は、前記分離酸化膜上に形
    成されている、請求項１に記載の不揮発性半導体記憶装
    置。
  7. 【請求項７】 複数の前記フローティングゲート電極を
    備え、隣り合う前記フローティングゲート電極の間に前
    記消去電極が配置されている、請求項１に記載の不揮発
    性半導体記憶装置。
  8. 【請求項８】 前記消去電極上に前記コントロールゲー
    ト電極が形成されている、請求項１に記載の不揮発性半
    導体記憶装置。
  9. 【請求項９】 半導体基板の上に第１の絶縁膜を介在さ
    せてフローティングゲート電極を形成する工程と、 前記フローティングゲート電極上に第１のシリコン酸化
    膜とシリコン窒化膜と第２のシリコン酸化膜とを順に積
    層する工程と、 前記フローティングゲート電極と対向する前記第２のシ
    リコン酸化膜の一部分を除去する工程と、 前記第２のシリコン酸化膜が除去された部分に位置する
    前記シリコン窒化膜の上に消去電極を形成する工程と、 前記第２のシリコン酸化膜の上にコントロールゲート電
    極を形成する工程とを備えた、不揮発性半導体記憶装置
    の製造方法。
  10. 【請求項１０】 半導体基板の上に第１の絶縁膜を介在
    させてフローティングゲート電極を形成する工程と、 前記フローティングゲート電極の一部分の上に第１のシ
    リコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜と前記フローティングゲート
    電極の他の部分との上にシリコン窒化膜を形成する工程
    と、 前記シリコン窒化膜の上に第２のシリコン酸化膜を形成
    する工程と、 前記第２のシリコン酸化膜の上に消去電極を形成する工
    程と、 前記第２のシリコン酸化膜の上にコントロールゲート電
    極を形成する工程とを備えた、不揮発性半導体記憶装置
    の製造方法。
  11. 【請求項１１】 前記フローティングゲート電極を形成
    する工程と前記第１のシリコン酸化膜を形成する工程
    は、第１の絶縁膜の上に導電膜とシリコン酸化膜とを積
    層した後、前記導電膜と前記シリコン酸化膜とを選択的
    に除去して前記フローティングゲート電極と前記第１の
    シリコン酸化膜を形成することを含む、請求項１０に記
    載の不揮発性半導体記憶装置の製造方法。
  12. 【請求項１２】 前記フローティングゲート電極を形成
    する工程は、前記第１の絶縁膜の上に導電膜を形成し、
    前記導電膜を選択的に除去してフローティングゲート電
    極を形成することを含む、請求項１０に記載の不揮発性
    半導体記憶装置の製造方法。
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