JP2637149B2

JP2637149B2 - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JP2637149B2
Application number: JP63068383A
Authority: JP
Inventors: 正毅佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-23
Filing date: 1988-03-23
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH01241177A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はEPROMやE²PROMなどの不揮発性半導体記憶装
置の製造方法に関する。

（従来の技術）従来、フローティングゲートにチャージ（電荷）を蓄
積させることにより情報を不揮発的に記憶させるメモリ
装置としては、たとえば、第６図（ａ），（ｂ）に示す
ようなE²PROMがある。（ａ）図に示す装置についてはF.
Masuoka,etal.,“A New Flash E²PROM Cell Using Trip
le Polysilicon Technogy",in IEDM Tech.Dig.,p.464,1
984に記載されている。また、（ｂ）図に示す装置につ
いてはD.Guterman,et al.,“New Ultra−High Density
Textured Poly−Si Floating Gate EEPROM Cell",in IE
DM Tech.DIG.,p.826,1986に記載されている。

まず、（ａ）図に示すE²PROMは、単結晶シリコン基板
61上にゲート絶縁膜（たとえばSiO₂膜）62a,62bを介し
て形成された電子を蓄積するためのフローティングゲー
ト63a,63bと、前記フローティングゲート63a,63b上に絶
縁膜64a,64bを介して形成された前記フローティングゲ
ート63a,63bに電位を与えるためのコントロールゲート6
5と、前記フローティングゲート63a,63bから絶縁膜（た
とえばSiO₂膜）66を介して電子を電気的に抜き取るため
の消去ゲート67とを有する三層多結晶シリコン構造をし
ている。そして、図示しないがこの他にセルのソース領
域に接続されるV_SS線、ドレイン領域に接続されるビッ
ト数（digit line）が形成されている。ところで、この
ようなメモリ装置の特徴は、前記三層多結晶シリコン構
造を用いることにより電気的に情報の書き込みと消去が
可能となることである。書き込みはコントロールゲート
65とビット線に高電位を与えることによりソース，ドレ
イン領域間に飽和チャネル電流を流し、前記ドレイン付
近の高電界により発生するホットエレクトロンをフロー
ティングゲート63a,63bに注入することにより１ビット
ごとに実行する。また、消去は消去ゲート67が高電位と
なるように前記消去ゲート67とフローティングゲート63
a,63b間に高電圧を印加することにより全ビットを一括
して行なう。ところが、書き込み時にコントロールゲー
ト65に高電位を、ビット線にOVを印加している非選択セ
ルにおいて、消去ゲート67からフローティングゲート63
a,63bへ電子が注入されるモードが発生して誤書込みモ
ードのエラーを起こすことがある。これは、消去ゲート
67上に形成される絶縁膜66の特性が悪いため、シリコン
基板61上に形成された絶縁膜62a,62bにくらべて低電界
でリーク電流が発生しやすいことが原因している。ま
た、この問題を解決するための消去ゲート67上の絶縁膜
66を厚く形成し、前記絶縁膜66に印加される電界を下げ
る方法が考えられるが、フローティングゲート63a,63b
から消去ゲート67に電子を流し消去動作を行なう際に、
より高電圧をフローティングゲート63a,63bと消去ゲー
ト67間に印加する必要が生じて素子の設定上好ましくな
い。さらに、この種のメモリ装置は書き込みと消去を繰
返し行なうちにフローティングゲート63a,63bと消去ゲ
ート67間の絶縁膜66に電子がトラップされ、しだいに消
去がしにくくなるという問題が発生してくる。これは、
消去ゲート67のエッジ部付近の絶縁膜66で電界が局所的
に高くなりやすく、そこでのトラップの発生率が大きい
ことが一因と考えられている。また、前記絶縁膜66中に
トラップされた電子は書き込みや読み出し動作を繰り返
し行なううちに、しだいに開放されて書き込み消去特性
は一度回復する方向に向かうが、さらに繰り返し行なう
とまたトラップを発生し易くなり、やはりセルの信頼性
の向上には好ましくないことがわかる。

次に、（ｂ）図に示すE²PROMは、単結晶シリコン基板
68上に第１の絶縁膜69を介して第１の多結晶シリコンゲ
ート電極70が形成され、前記第１の多結晶シリコンゲー
ト電極70上の一部を含み第２の絶縁膜71を介して第２の
多結晶シリコンゲート電極72が形成され、前記第２の多
結晶シリコンゲート電極72上の一部を含み第３の絶縁膜
73を介して第３の多結晶シリコンゲート電極74が形成さ
れた三層多結晶シリコン構造をしている。なお、75,76
はそれぞれソース，ドレイン領域としての拡散層領域で
ある。

このようなメモリ装置においても、前記三層多結晶シ
リコン構造を用いることによって、電気的に情報の書き
込みと消去が可能となるが、前記第１の多結晶シリコン
ゲート電極70のエッジ部付近の第２の絶縁膜71において
トラップを発生し易くなっている。さらに、前記第２の
多結晶シリコンゲート電極72のエッジ部付近の第３の絶
縁膜73においてもトラップを発生し易くなっている。

ところで、上述したエッジ部付近での電子のトラップ
はEPROMにおいても問題となる。これは、フローティン
グゲートの表面に形成する絶縁膜の膜質が特に前記フロ
ーティングゲートのエッジ部分で悪くなることに起因す
る。すなわち、書き込み時においてコントロールゲート
に書き込み用電圧V_PPが印加されると、前記フローティ
ングゲートとコントロールゲート間の絶縁膜にチャージ
が流出し易くなるとともに、前記フローティングゲート
のエッジ部付近の高電界のために電子が前記絶縁膜中に
トラップされることによる。このトラップされた電子は
読み出し動作を長時間繰返すうちに比較的容易にフロー
ティングゲート中へ逆流し、セルの特性を変化させる。
この現象は200℃（一度書き込んだセルから再び情報を
消去した後250℃）にセルを放置した時の電荷保持（cha
rge retention）特性を評価することにより理解でき
る。すなわち、UV（紫外）光により消去状態にしたセル
のフローティングゲート内には、通常ならばチャージの
中性条件が保たれているが、このようにトラップされた
電子が存在するとチャージの中性条件は崩れておりマイ
ナス側にシフトしている。したがって、このチャージが
フローティングゲート内に移動すると消去が不完全にな
りセルのしきい値（V_TH）は上昇する。そして、これは
読み出し時においてセルに流れる電流を減少させ、アク
セス時間を遅くさせる。たとえば、フローティングゲー
ト内でのチャージの変動量を△Ｑ、フローティングゲー
トとコントロールゲート間のキャパシタンスをＣとした
時のセルのしきい値の変動量（△V_TH）を表わす式『△V
_TH＝△Q/C』より、前記しきい値の変動量が0.1［Ｖ］以
上の時にセルのアクセス時間が許容限度をオーバーする
と仮定し、前記キャパシタンスが５×10^-15［Ｆ］であ
るとすると、前記フローティングゲート内でのチャージ
の変動量△Ｑは『△Ｑ≒５×10^-16［Ｃ］』となり、電
子数にすると約3100個にすぎず、よって、きわめて微量
の電子がトラップされているだけで特性変動を起こすこ
とになる。

さらに、上述したような積層構造の多結晶シリコン電
極を有するメモリ装置は、前記多結晶シリコン電極を形
成するにあたり、順次多結晶シリコン膜や絶縁膜を異方
性ドライエッチングによりエッチングする際、下層の多
結晶シリコン膜パターンの側壁部が基板面に対して垂直
であると、前記側壁部において前記多結晶シリコン膜や
絶縁膜の残留物が発生し易い。この残留物はきわめて薄
く構造的にもろいため、容易に剥がれてゴミとなりICの
製造ラインにとって好ましくない。たとえば、これらの
残留物がEPROMセルのまわりに付着した場合、イオン注
入時のマスクとなり特性異常を発生させる。また、前記
残留物が剥がれずに前記EPROMセルに残存すると、たと
えイオン注入が正常に行なわれたとしても、この残留物
にはドライエッチング時のカーボン等の汚染がそのまま
取り込まれているため、結果として種々の特性変動をも
たらす。

（発明が解決しようとする課題）このように、従来の不揮発性半導体記憶装置は情報の
書き込みや消去を行なうにあたって、消去ゲート上に形
成される絶縁膜の特性が悪いため、フローティングゲー
ト内への電子の誤流出、誤流入が発生する。また、前記
消去ゲートやフローティングゲートなどのエッジ付近の
絶縁膜には、電界の集中に起因する電子のトラップが集
中的に発生する。さらに、積層構造の多結晶シリコン電
極を形成するにあたり、ICの製造ラインにおいて種々の
残留物を作り出し、メモリセルの特性を悪化させるなど
の欠点がある。

よって、本発明の目的はフローティングゲート内へ絶
縁膜を介しての電子の誤流出や誤流入を防止し、また、
前記絶縁膜中に発生する電子のトラップや種々の特性変
動をもたらすメモリセル中の残留物を少なくできる高信
頼性のメモリセルを有する不揮発性半導体記憶装置の製
造方法を提供することである。

［発明の構成］（課題を解決するための手段とその作用）上記目的を達成するために、本発明の不揮発性半導体
記憶装置の製造方法は、半導体基板上に第１の絶縁膜を
形成し、前記第１の絶縁膜上に第１の導電体層を形成す
る。そして、前記第１の導電体層及び第１の絶縁膜を部
分的にエッチングして第１の導電体層パターンを形成
し、前記第１の導電体層パターンのエッジ部分にラウン
ドを付ける。さらに、全面に第２の絶縁膜を形成し、前
記第２の絶縁膜上に第２の導電体層を形成する。その
後、前記第２の導電体層及び第２の絶縁膜を前記第１の
導電体層パターン上の少なくとも一部を含み残存するよ
うに部分的にエッチングして第２の導電体層パターンを
形成している。

また、前記第２の導電体層パターンを形成した後、前
記第２の導電体層パターンのエッジ部分にラウンドを付
ける。そして、全面に第３の絶縁膜を形成し、前記第３
の絶縁膜上に第３の導電体層を形成し、前記第３の導電
体層及び第３の絶縁膜を前記第２の導電体層パターン上
の少なくとも一部を含み残存するように部分的にエッチ
ングして第３の導電体層パターンを形成してもよい。

ところで、エッジ部分にラウンドを付ける方法はプラ
ズマエッチング法が好ましい。

このような不揮発性半導体記憶装置の製造方法によれ
ば、第１のゲート電極、さらに必要であれば第２のゲー
ト電極のエッジ部分にラウンドを付けて、前記第１のゲ
ート電極上、及び第２のゲート電極上の絶縁膜中におけ
る電界集中を緩和しているので、前記絶縁膜中での電子
のトラップを防止することができる。また、前記ゲート
電極のエッジ部分にラウンドを付けることは、積層構造
のゲート電極を形成するにあたり、メモリセル中の残留
物を低減することができるので、前記メモリセルの特性
を悪化させることがない。さらに、消去ゲートをフロー
ティングゲート上に形成すれば、前記フローティングゲ
ート内への電子の誤流出や誤流入を緩和することができ
る。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図〜第３図は本発明の不揮発性半導体記憶装置の
製造方法に係わるE²PROMについて示したものである。第
１図はE²PROMの断面図であり、第２図はE²PROMの製造方
法を示す断面図であり、第３図はE²PROMの製造方法を示
す平面図を表わしている。また、第３図（ａ）のＡ−
Ａ′断面が第２図（ｂ）に対応し、第３図（ｂ）のＢ−
Ｂ′断面が第２図（ｄ）に対応し、第３図（ｃ）のＣ−
Ｃ′断面が第２図（ｅ）に対応している。

すなわち、本発明の製造方法に係わる不揮発性半導体
記憶装置は第１図に示すように、ｐ型シリコン基板11上
に形成された素子分離領域12により分離された素子領域
13a,13bに、ゲート絶縁膜（第１の絶縁膜）14a,14bを介
してフローティングゲート（第１のゲート電極）15a,15
bが形成されている。そして、このフローティングゲー
ト15a,15bには、エッジ部分16a,16bにラウンドが付けら
れ、さらに前記フローティングゲート15a,15b上の一部
を含んでSiO₂膜（第２の絶縁膜）17a,17bを介し消去ゲ
ート（第２のゲート電極）18が形成されている。また、
前記フローティングゲート15a,15b上には絶縁膜19,20,2
1を介してコントロールゲート22が形成されている。

次に、第２図を参照して本発明の不揮発性半導体記憶
装置の製造方法について説明する。

まず、（ａ）図に示すように、たとえばｐ型シリコン
基板21の表面に周知の技術により素子分離領域22を形成
した後、この素子分離領域22で分離された前記シリコン
基板21の素子領域23a,23bにゲート絶縁膜（第１の絶縁
膜）24a,24bを形成する。なお、前記素子分離領域22は
前記シリコン基板21に埋め込まれて平坦化されているの
が好ましい。続いて、全面に第１の多結晶シリコン膜
（第１の導電体層）25をLPCVD法により膜厚250Å程度に
堆積形成する。この後、850℃程度のPOCl₃を含んだ拡散
雰囲気中で約60分間熱処理し、前記多結晶シリコン膜25
中に不純物としてＰ（リン）をドープする。この拡散工
程における温度は、その後の前記多結晶シリコン膜25上
に形成するSiO₂膜の良好なリーク特性を得る上で重要で
ある。次に、（ｂ）図に示すように前記多結晶シリコン
膜25上にフォトリソグラフィーにより所望のレジストパ
ターンを形成し、さらにRIEにより前記多結晶シリコン
膜25を選択的に除去してフローティングゲート（第１の
導電体層パターン）25a,25bを形成する。次に（ｃ）図
に示すようにCF₄とO₂の混合ガスをマイクロ波で励起
し、プラズマを発生させ、前記シリコン基板21上をエッ
チング処理することにより、前記フローティングゲート
25a,25bのエッジ部分26a,26bのラウンドを付ける。この
エッチング処理は前記フローティングゲート25a,25bの
全てに対して行なわれることになるので前記フローティ
ングゲート25a,25bのエッチング量に注意する必要があ
る。これは、あまりにエッチングしすぎてフローティン
グゲート25a,25bの面積が小さくなると、後に形成する
コントロールゲートと前記フローティングゲート25a,25
b間の容量が小さくなり書き込み特性、読み出し特性を
劣化させるからである。よって、最適のエッチング量
（100Å〜600Å）を得るための条件としては、たとえば
CF₄の流量を2SCCM（ml/min）、O₂の流量を50SCCM、圧力
を2.5Pa放電に使用する電力を600Wとすればよい。とこ
ろで、エッチング処理前のフローティングゲート25a,25
bの表面には微細な凹凸が形成されていることはよく知
られているが、このエッチング処理を行なうことにより
表面が平坦化されるという利点も同時に得ることができ
る。次に（ｄ）図に示すようにシリコン基板21全面を洗
浄した後、前記フローティングゲート25a,25bの表面を
酸化し、SiO₂膜（第２の絶縁膜）27a,27bを400Å程度形
成する。この酸化工程は良質なSiO₂膜を形成するために
970℃以上の炉中で行なうことが望ましい。続いて、シ
リコン基板21全面にLPCVD法により第２の多結晶シリコ
ン膜（第２の導電体層）を2000Å程度堆積形成する。そ
して、前記多結晶シリコン膜に不純物としてＰ（リン）
をドープした後、フォトリソグラフィーにより所望のレ
ジストパターンを形成し、異方性ドライエッチング技術
により前記多結晶シリコン膜を選択的にエッチング除去
し、消去ゲート（第２の導電体層パターン）28を形成す
る。この時、フローティングゲート25a,25bの段差部に
はテーパが付いているので前記段差部側壁（第３図
（ｂ）において太線で示した）に前記第２の多結晶シリ
コン膜がエッチング途中で残存してしまう不良も同時に
改善できる。さらに、前記エッチング工程でイオンが照
射されたSiO₂膜を、たとえばCF₄とH₂の混合ガスをエッ
チャントとした異方性ドライエッチングにより除去し、
その後、前記フォトリソグラフィー工程で使用したフォ
トレジストを完全に除去する。そして、シリコン基板21
全面を洗浄した後、シリコン基板21の露出部、フローテ
ィングゲート25a,25bの露出部、及び消去ゲート28上を1
000℃程度のN₂及び20％の希釈O₂雰囲気中において熱酸
化し、300Å程度のSiO₂膜29を形成する。次に、（ｅ）
図に示すように前記SiO₂膜29上にLPCVD技術を用いてシ
リコン窒化膜30を200Å程度堆積形成し、続いて前記シ
リコン窒化膜30表面に950℃程度のH₂OとO₂雰囲気中で熱
酸化によりSiO₂31を約40Å形成する。さらに、シリコン
基板21全面に第３の多結晶シリコン膜を3500Å程度堆積
形成し、不純物としてＰ（リン）をドープする。そし
て、フォトリソグラフィーにより所望のレジスタパター
ンを形成し、異方性ドライエッチング技術により前記多
結晶シリコン膜を選択的にエッチング除去して所望のコ
ントロールゲート32を形成する。この後、図示しないが
前記コントロールゲート32をマスクにしてAs⁺イオンを
加速エネルギー50KeVで３×10¹⁵cm^-2イオン注入し、後
にアニールを行なうことによりメモリセルのソース，ド
レイン領域を形成する。さらに、ビット線やV_SS線用の
拡散層も形成する。なお、消去ゲート28の下になるV_SS
線用の拡散層は、前記消去ゲート28を形成する前にAs⁺
イオンをあらかじめドープしてn⁺拡散層としておく。ま
た、メモリセル等の素子を保護するため、全体を950℃
程度のO₂雰囲気中で熱酸化し、Si表面にSiO₂被覆膜を約
400Å堆積形成する。さらに、被覆用のリンをドープし
たガラス膜を全面に１μｍ堆積形成する。この後、所望
の電極取り出し穴を拡散層上、消去ゲート28上、及びコ
ントロールゲート32上に形成し、Al配線を施してE²PROM
セルを完成する。ところで、説明を省いたがメモリセル
のチャネル部には、前記メモリセルのしきい値V_THコン
トロール用に不純物をイオン注入する工程が実施され
る。

すなわち、このように形成されたE²PROMは、フローテ
ィングゲート25a,25bのエッジ部分26a,26bにラウンドを
付けているので、前記フローティングゲート25a,25bと
消去ゲート28間のSiO₂膜27a,27bに電界を均一に発生さ
せることができる。そして、前記SiO₂膜27a,27bにトン
ネル電流を均一に流すことが可能となる。このため、前
記SiO₂膜27a,27b中に局所的に電子がトラップされるこ
とが低減でき、書き込みと消去の繰返しによる消去速度
の低下や前記SiO₂膜の破壊に対する寿命を３〜６倍高め
ることができる。また、消去ゲート28を前記フローティ
ングゲート25a,25bの上側に形成しているので、書き込
み時にコントロールゲート32に高電位が印加され、ビッ
ト線には低電位が印加されている非選択セルの誤書き込
みを低減することができる。これは、消去ゲート28から
フローティングゲート25a,25bに電子が流入しにくくな
るためであり、フローティングゲート25a,25b上のSiO₂
膜27a,27bを、前記フローティングゲート25a,25b中のリ
ン濃度を４×10²⁰cm^-3以下に設定した状態で、酸化温度
を970℃以上（1000℃以上ならさらに好ましい）により
形成すれば可能となる。この時、フローティングゲート
25a,25bから消去ゲート28へ流れるトンネル電流（電子
は逆方向）はその逆方向と比べて３〜６ケタも小さくで
きる。さらに、フローティングゲート25a,25bのエッジ
部分26a,26bにラウンドを付けることにより、消去ゲー
ト28を形成する際、前記フローティングゲート25a,25b
の段差部側壁において残留物を低減し、メモリセルの加
工特性を良好にすることができる。

第４図に示す実施例は、本発明の不揮発性半導体記憶
装置の製造方法に係わるE²PROMを示したものである。第
４図において、41は単結晶シリコン基板、42は第１の絶
縁膜、43は第１のゲート電極、44は第２の絶縁膜、45は
第２のゲート電極、46は第３の絶縁膜、47は第３のゲー
ト電極、48,49は拡散層領域をそれぞれ表わしている。

このようなE²PROMにおいても、情報の書き込み時や消
去時に第１のゲート電極43と第２のゲート電極45の間の
第２の絶縁膜44、及び第２のゲート電極45と第３のゲー
ト電極47の間の第３の絶縁膜46において電界が均一に加
わるように、前記第１のゲート電極43上、及び第２のゲ
ート電極45上のエッジ部分にプラズマエッチング処理に
よるラウンドを付けている。よって、前述した実施例と
同様な効果を得ることができる。

第５図に示す実施例は、本発明の不揮発性半導体記憶
装置の製造方法をEPROMに適用したものである。

まず、（ａ）図に示すようにシリコン基板51の所望の
領域に素子分離用のSiO₂膜52を形成し、前記SiO₂膜52に
より分離された素子形成領域上にセルのしきい値圧V_TH
コントロール用のB⁺（ボロン）イオンを80KeVで２×10
¹²cm^-2イオンを注入する。次に、前記素子形成領域上に
熱酸化法によりゲート酸化膜（第１の絶縁膜）53a,53b
を膜厚300Å程度形成した後、全面に第１の多結晶シリ
コン膜（第１の導電体層）54を膜厚3000Å程度堆積形成
する。そして、前記多結晶シリコン膜54にＰ（リン）を
ドープした後、前記多結晶シリコン膜54上にレジストを
形成する。さらに、前記レジストをスリット状のレジス
トパターン55に加工する。次に、（ｂ）図に示すように
前記レジストパターン55をマスクにして、異方性ドライ
エッチングにより前記多結晶シリコン膜54をエッチング
除去する。（以下、除去された部分をスリット部56とす
る）この後、前記レジストパターン55を除去し多結晶シ
リコン膜（第１の導電体層パターン）54a,54bを形成す
る。この多結晶シリコン膜54a,54bはスリット部56にお
いて基板面に対して垂直な断面形状に加工される。次
に、（ｃ）図に示すようにCF₄とO₂の混合ガス中でマイ
クロ波放電を起こすことによりプラズマを発生させ、前
記多結晶シリコン膜54a,54b表面を300Å〜500Å等方性
エッチングする。この時の条件は、CF₄ガスの流量を100
SCCM、O₂ガスの流量を350SCCM、放電に使用する電力を5
00Wとする。この結果、前記多結晶シリコン膜54a,54bの
表面は平坦化され、さらに、スリット部56の多結晶シリ
コン膜54a,54bにはテーパが形成される。この現象は、
シリコンの鋭角部分のエッチングレートが他にくらべ速
いために起こると一般的には考えられている。次に、
（ｄ）図に示すように基板全面を洗浄してから前記４結
晶シリコン膜54a,54bの表面を約1000℃のO₂雰囲気中で
熱酸化し、SiO₂膜（第２の絶縁膜）57を100Å程度形成
する。その後、LPCVD法によりシリコン窒化膜（第２の
絶縁膜）58を前記SiO₂膜57上に約200Å堆積形成し、ま
た、O₂雰囲気中で熱処理して前記シリコン窒化膜58表面
にSiO₂膜（第２の絶縁膜）59を約15Å形成する。このSi
O₂膜59にはＮ（チッソ）が含有されている。さらに、全
面には第２の多結晶シリコン膜（第２の導電体層）を堆
積形成し、その後、Ｐ（リン）をドープする。そして、
前記多結晶シリコン膜上にレジストパターン（図示せ
ず）を形成し、その後、異方性ドライエッチング技術を
用いて前記多結晶シリコン膜をエッチングすることによ
りコントロールゲート（第２の導電体層パターン）60を
形成する。また、前記SiO₂膜59、シリコン窒化膜58、Si
O₂膜57を同様に異方性ドライエッチング技術を用いてエ
ッチングし、さらに、前記第１の多結晶シリコン膜54a,
54bもエッチングすることにより、フローティングゲー
ト54aa,54bbとする。この後、図示しない前記コントロ
ールゲート60、及びフローティングゲート54aa,54bbを
マスクにしてメモリセルのソース，ドレイン拡散層形成
予定部分にAs⁺をイオン注入し、アニールを行なってn⁺
型拡散層を形成する。続いて、シリコン基板51表面上の
SiO₂膜（200Å〜300Å）を除去し、さらに、表面を洗浄
する。そして、前記コントロールゲート60、及びフロー
ティングゲート54aa,54bb、及びシリコン基板51の露出
部に熱酸化することによりSiO₂膜を400Å程度形成す
る。そして、基板全面にＰ（リン）をドープしたガラス
膜をCVD法等により堆積形成し、所望の領域にコンタク
トホールを開孔してAl配線を施しEPROMを完成する。

このように形成されたEPROMは、多結晶シリコン膜54
a,54bのスリット部56にテーパを形成することにより、
フローティングゲート（第１のゲート電極）上の第２の
絶縁膜の膜質が良好になり、チャージの流出を低減でき
る。また、コントロールゲート（第２のゲート電極）に
高電圧を印加した時に、前記第２の絶縁膜に均一に電界
が加わるので電子のトラップを防ぐことができる。

［発明の効果］以上、説明したように本発明によれば次のような効果
を奏する。

フローティングゲートのエッジ部分、さらに前記フロ
ーティングゲートの下層に絶縁膜を介して別のゲート電
極がある場合には、前記ゲート電極のエッジ部分にもラ
ウンドを付けることにより、前記フローティングゲート
上、及びゲート電極上の絶縁膜に印加される電界を均一
でき、それにともない前記絶縁膜中に均一にトンネル電
流を流すことが可能となる。これにより、前記絶縁膜中
における電子のトラップを低減することができる。さら
に、前記フローティングゲート、及びゲート電極の段差
部側壁における残留物を低減することができ、メモリセ
ルの加工特性を良好にすることができる。

また、フローティングゲート上に消去ゲートを形成す
れば、非選択セルでの情報の誤書き込みを低減すること
ができる。

【図面の簡単な説明】

第１図乃至第３図はそれぞれ本発明の一実施例を示すも
のであって、第１図は本発明の製造方法に係わる不揮発
性半導体記憶装置について説明するための断面図、第２
図は本発明の不揮発性半導体装置の製造方法について説
明するための断面図、第３図は本発明の不揮発性半導体
記憶装置の製造方法について説明するための平面図であ
る。第４図は本発明の製造方法の他の実施例に係わる不
揮発性半導体記憶装置について説明するための断面図、
第５図は本発明の他の実施例に係わる不揮発性半導体記
憶装置の製造方法について説明するための断面図、第６
図は従来の不揮発性半導体記憶装置について説明するた
めの断面図である。 14a,14b,24a,24b,42,53a,53b……第１の絶縁膜、15a,15
b,43……第１のゲート電極、25a,25b,54a,54b……第１
の導電体層パターン、17a,17b,27a,27b,44,57〜59……
第２の絶縁膜、18,45……第２のゲート電極、28,60……
第２の導電体層パターン、46……第３の絶縁膜、47……
第３のゲート電極。

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の素子領域上に第１の絶縁膜を
形成する工程と、全面に第１の導電体層を形成する工程と、異方性エッチングにより前記第１の導電体層を選択的に
エッチングして、両端部が素子分離領域上に位置するよ
うな第１の導電体層パターンを形成する工程と、等方性エッチングにより前記第１導電体層パターンの上
面及び側面を所定の条件で所定量だけエッチングし、前
記第１の導電体層パターンのエッジ部分にラウンドを付
ける工程と、前記第１の導電体層パターン上に第２の絶縁膜を形成す
る工程と、全面に第２の導電体層を形成する工程と、異方性エッチングにより前記第２の導電体層及び第２の
絶縁膜を選択的にエッチングして、前記素子分離領域上
のみにおいて前記第１導電体層パターンと重なるような
第２の導電体層パターンを形成する工程と、前記第１及び第２の導電体層パターン上に第３の絶縁膜
を形成する工程と、全面に第３の導電体層を形成する工程と、前記第３の導電体層及び第３の絶縁膜を選択的にエッチ
ングして、少なくとも前記第２導電体層パターン上に第
３の導電体層パターンを形成する工程とを具備することを特徴とする不揮発性半導体記憶装置の
製造方法。
【請求項２】前記第２の導電体層パターンを形成した
後、前記第３の絶縁膜を形成する前に、等方性エッチン
グにより前記第２導電体層パターンの上面及び側面を所
定の条件で所定量だけエッチングし、前記第２の導電体
操パターンのエッジ部分にラウンドを付ける工程をさら
に具備することを特徴とする請求項１記載の不揮発性半
導体記憶装置の製造方法。
【請求項３】前記所定量は、100Å〜600Åの範囲に含ま
れていることを特徴とする請求項１又は２に記載の不揮
発性半導体記憶装置の製造方法。
【請求項４】前記等方性エッチングは、プラズマエッチ
ングであることを特徴とする請求項１又は２に記載の不
揮発性半導体記憶装置の製造方法。