JPS61115353A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS61115353A JPS61115353A JP23670684A JP23670684A JPS61115353A JP S61115353 A JPS61115353 A JP S61115353A JP 23670684 A JP23670684 A JP 23670684A JP 23670684 A JP23670684 A JP 23670684A JP S61115353 A JPS61115353 A JP S61115353A
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- gate
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Links
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- 230000008878 coupling Effects 0.000 claims abstract description 12
- 238000010168 coupling process Methods 0.000 claims abstract description 12
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- 230000015654 memory Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 5
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- 239000012535 impurity Substances 0.000 claims 2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
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- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は浮遊ゲートと２つの制御ゲートを有する不揮発
性半導体メモリ装置に係り、特に電気的に書き換え可能
なメモリ装置に関する。
性半導体メモリ装置に係り、特に電気的に書き換え可能
なメモリ装置に関する。
浮遊ゲートを有する電気的に書き換え可能な不揮発性メ
モリとして１例えば第３図（ａ） （ｂ） Ｋ示すもの
が知られている。第３図（ａ） （ｂ）はそれぞれ第１
図の人−に 、Ｂ−Ｂ’の断面図に対応している。Ｐ型
シリコン基板（１１）に形成された１層（１２１） （
１２２）。
モリとして１例えば第３図（ａ） （ｂ） Ｋ示すもの
が知られている。第３図（ａ） （ｂ）はそれぞれ第１
図の人−に 、Ｂ−Ｂ’の断面図に対応している。Ｐ型
シリコン基板（１１）に形成された１層（１２１） （
１２２）。
これらのｎ＋層（１２１）、（１２２）間に絶縁膜を介
して積層された浮遊ゲー）（１３）と浮遊ゲー） （１
３）上に絶縁膜（１６ａ）を介して積層された制御ゲー
） （１４）と浮遊ゲート（１３）と制御ゲー） （１
４）上に絶縁膜（１６ｂ）を介して積層された制御ゲー
） （１５）によりメモリトランジスタが構成されてい
る。記憶内容の書き換えはｎ＋層（１２１）と連続的に
形成されたｎ＋層（１２３３上にトンネル電流の流れう
る薄い絶縁膜（１７）を介して浮遊ゲー） （１３）を
延在させて、浮遊ゲート（１３）と口“層（１２３）間
の電荷の授受により行なわれる。（１８）はフィールド
絶縁膜である。
して積層された浮遊ゲー）（１３）と浮遊ゲー） （１
３）上に絶縁膜（１６ａ）を介して積層された制御ゲー
） （１４）と浮遊ゲート（１３）と制御ゲー） （１
４）上に絶縁膜（１６ｂ）を介して積層された制御ゲー
） （１５）によりメモリトランジスタが構成されてい
る。記憶内容の書き換えはｎ＋層（１２１）と連続的に
形成されたｎ＋層（１２３３上にトンネル電流の流れう
る薄い絶縁膜（１７）を介して浮遊ゲー） （１３）を
延在させて、浮遊ゲート（１３）と口“層（１２３）間
の電荷の授受により行なわれる。（１８）はフィールド
絶縁膜である。
この様な構造のメモリトランジスタにおいて。
マトリクス状に配列された複数個のメモリセルから選択
されたメモリセルの記憶内容の書き換えには１例えば書
き込む時には１選択されたメモリセルの制御ゲー） （
１４）、（１５）に高電圧を同時に印加し、ｎ＋層（１
２１）は低電圧にする事により行なわれる。この時、高
電圧が印加されている制御ゲート（１４）、（１５）の
各々の延長上には選択されていないメモリセルが存在し
、これらのメモリセルの２つの制御ゲートのうち一方が
高ＴｔＥＥで他方が低電圧である状態が起こり、この２
つの制御ゲートが絶縁膜を介して重なシ合りている部分
において形成されている結合容量によるゲート電位の立
ち上がりの遅延が起こる。同様にこの結合容量は消去す
る時の選択されないメモリに於いても存在し、ま几デー
タの読み出し時に１例えば制御ゲー） （１４）を５Ｖ
ＶｃＬ、制御ゲー） （１５）をＯＶにした時も。
されたメモリセルの記憶内容の書き換えには１例えば書
き込む時には１選択されたメモリセルの制御ゲー） （
１４）、（１５）に高電圧を同時に印加し、ｎ＋層（１
２１）は低電圧にする事により行なわれる。この時、高
電圧が印加されている制御ゲート（１４）、（１５）の
各々の延長上には選択されていないメモリセルが存在し
、これらのメモリセルの２つの制御ゲートのうち一方が
高ＴｔＥＥで他方が低電圧である状態が起こり、この２
つの制御ゲートが絶縁膜を介して重なシ合りている部分
において形成されている結合容量によるゲート電位の立
ち上がりの遅延が起こる。同様にこの結合容量は消去す
る時の選択されないメモリに於いても存在し、ま几デー
タの読み出し時に１例えば制御ゲー） （１４）を５Ｖ
ＶｃＬ、制御ゲー） （１５）をＯＶにした時も。
２つの制御ゲートの重なる部分に於いて結合容量が存在
する。このため、記憶内容の書き換えに必要とされる高
電圧に達するまでの立ち上が９時間が長くな夛高遠の書
き換えを行なう上で問題となる。また読み出し時におけ
るゲート電位の立ち上が９の遅延のための読み出し時間
の遅れも読み出しを高速で行なう上で問題となる。
する。このため、記憶内容の書き換えに必要とされる高
電圧に達するまでの立ち上が９時間が長くな夛高遠の書
き換えを行なう上で問題となる。また読み出し時におけ
るゲート電位の立ち上が９の遅延のための読み出し時間
の遅れも読み出しを高速で行なう上で問題となる。
本発明は上記の点に鑑みなされたもので、絶縁膜を介し
て積層された２つの制御ゲートの相互（重なる部分の眉
間絶縁膜の膜厚を浮遊ゲートと制御ゲート間の絶縁膜よ
りも厚くする事により２つの制御ゲートの重なプ部分く
存在する結合容量を減少させて高速に書き換え及び読み
出しが可能な記憶素子を提供する事を目的としている。
て積層された２つの制御ゲートの相互（重なる部分の眉
間絶縁膜の膜厚を浮遊ゲートと制御ゲート間の絶縁膜よ
りも厚くする事により２つの制御ゲートの重なプ部分く
存在する結合容量を減少させて高速に書き換え及び読み
出しが可能な記憶素子を提供する事を目的としている。
本発明はでは第１図に示す如く、浮遊ゲート（１３）上
に絶（Ｉｔ膜を介して制御ゲー） （１４）、（１５）
が １形成されておプ、制御ゲート（１４）と制御ゲ
ート（１５）が重なプ合う部分の眉間絶縁膜（１６ｂ）
を浮遊ゲート（１３）と制御ゲー） （１４）の絶縁膜
（１６ａ） 、浮遊ゲート（１３）と制御ゲート（１５
）の絶縁膜（１６ｃ）の膜厚よりも厚くして、結合容量
を減らし、高速に書き換え及び読み出しが行なえる素子
を実現している。
に絶（Ｉｔ膜を介して制御ゲー） （１４）、（１５）
が １形成されておプ、制御ゲート（１４）と制御ゲ
ート（１５）が重なプ合う部分の眉間絶縁膜（１６ｂ）
を浮遊ゲート（１３）と制御ゲー） （１４）の絶縁膜
（１６ａ） 、浮遊ゲート（１３）と制御ゲート（１５
）の絶縁膜（１６ｃ）の膜厚よりも厚くして、結合容量
を減らし、高速に書き換え及び読み出しが行なえる素子
を実現している。
本発明によれば、２つの制御ゲート間の重なり部分に存
在する結合容量を減少する事が出来るため、記憶容量の
増大が望まれている不揮発性半導体記憶装置に於いてメ
モリセル数の増大に伴う結合容量の増加を抑制し、高速
に書き換え及び読み出しが可能な素子が実現できる。
在する結合容量を減少する事が出来るため、記憶容量の
増大が望まれている不揮発性半導体記憶装置に於いてメ
モリセル数の増大に伴う結合容量の増加を抑制し、高速
に書き換え及び読み出しが可能な素子が実現できる。
次に本発明をＩＥＺ図（ａｌ〜（ｄ）に示す実施例を用
いて説明する。なお第２図（ａ）〜（ｄ）は第１図（ａ
ｌのＢ−Ｂ′の断面図である。最初に第２図（ａ）に示
す如く。
いて説明する。なお第２図（ａ）〜（ｄ）は第１図（ａ
ｌのＢ−Ｂ′の断面図である。最初に第２図（ａ）に示
す如く。
Ｐ型シリコン基板（１１）上にＡｓをイオン注入してｎ
＋１−（１２３）を形成する。次にゲート絶縁膜（１９
）を形成した後、ｎ＋層（１２３）上の所望の位置以外
をマスク材で覆い、所望の位置の絶縁膜を例えば弗化ア
ンモニウム溶液で除去した後、例えば膜厚１００Ａのト
ノネル絶縁膜（１７）を形成する。 （１８）はフィー
ルド絶縁膜である０次に全面に気相成長により多結晶ケ
イ素を堆積し、所望の形状にマスク材Ｃ２０）を残置し
１Ｆ、ｉ、反応性イオンエツチングにより浮遊ゲー）
（１３）を形成する（ｂ１６次に全面に絶縁膜（１６ａ
）を例えばｔｏｏｏｉ形成しｔ後、気相成長により多結
晶ケイ素を堆積し、浮遊ゲート（１３）と同様に所望の
形状に制御ゲー） （１４）を形成する。さらに全面に
絶縁膜（１ｓｂ）を例えば気相成長で酸化ケイ素を２０
００１堆積した優、マスク材（２０）を用いて制御ゲー
） （１４）と後で形成される制御ゲート（１５）の重
なシ合う部分を覆い、他の部分の絶縁膜（１６ｂ）を除
去する（Ｃ）０次Ｖｃ（ｄｌに示す如く、絶縁膜（１６
ｃ）を例えば熱酸化によって酸化ケイ素を１０００１形
成した後、気相成長くよシ多結晶ケイ素を堆積し、制御
ゲー） （１４）と同様に制御ゲー） （１５）を形成
する４！により、制御ゲート（１４）と制御ゲート（１
５）の重なシ合う部分の眉間絶縁膜の膜厚は、浮遊ゲー
ト（１３）と制御ゲート（１４）及び制御ゲート（１５
）の眉間絶縁膜の膜厚の２倍となり、結合容量は従来の
容量の％になる。次に制御ゲート（１５）をマスクとし
てＰ又はＡｓをイオン注入して１層（１２１）〜（１２
３）を形成する。以降は周知の如く配線用金属材料（Ａ
Ｊ）で配線を行ない素子を形成する。尚。
＋１−（１２３）を形成する。次にゲート絶縁膜（１９
）を形成した後、ｎ＋層（１２３）上の所望の位置以外
をマスク材で覆い、所望の位置の絶縁膜を例えば弗化ア
ンモニウム溶液で除去した後、例えば膜厚１００Ａのト
ノネル絶縁膜（１７）を形成する。 （１８）はフィー
ルド絶縁膜である０次に全面に気相成長により多結晶ケ
イ素を堆積し、所望の形状にマスク材Ｃ２０）を残置し
１Ｆ、ｉ、反応性イオンエツチングにより浮遊ゲー）
（１３）を形成する（ｂ１６次に全面に絶縁膜（１６ａ
）を例えばｔｏｏｏｉ形成しｔ後、気相成長により多結
晶ケイ素を堆積し、浮遊ゲート（１３）と同様に所望の
形状に制御ゲー） （１４）を形成する。さらに全面に
絶縁膜（１ｓｂ）を例えば気相成長で酸化ケイ素を２０
００１堆積した優、マスク材（２０）を用いて制御ゲー
） （１４）と後で形成される制御ゲート（１５）の重
なシ合う部分を覆い、他の部分の絶縁膜（１６ｂ）を除
去する（Ｃ）０次Ｖｃ（ｄｌに示す如く、絶縁膜（１６
ｃ）を例えば熱酸化によって酸化ケイ素を１０００１形
成した後、気相成長くよシ多結晶ケイ素を堆積し、制御
ゲー） （１４）と同様に制御ゲー） （１５）を形成
する４！により、制御ゲート（１４）と制御ゲート（１
５）の重なシ合う部分の眉間絶縁膜の膜厚は、浮遊ゲー
ト（１３）と制御ゲート（１４）及び制御ゲート（１５
）の眉間絶縁膜の膜厚の２倍となり、結合容量は従来の
容量の％になる。次に制御ゲート（１５）をマスクとし
てＰ又はＡｓをイオン注入して１層（１２１）〜（１２
３）を形成する。以降は周知の如く配線用金属材料（Ａ
Ｊ）で配線を行ない素子を形成する。尚。
本実施例では、制御ゲート（１４）を形成した後、絶Ｒ
膜（１６ｂ）として、気相成長による酸化ケイ素をｚｏ
ｏｏｉ堆積してパター二ノグレを後、浮遊ゲー） （１
３）と制御ゲート（１５）の層間絶縁膜（１６ｃ）とし
て、熱酸化による酸化ケイ素を１０００え形成するが、
絶縁膜（１６ｂ）を気相成長で酸化ケイ素を１０００え
堆積してバター二／グし７を後、絶縁膜（１６ｃ）も同
様に気相成長で１００ＯＡ堆積してもよい、また、制御
ゲート（１４）と制御ゲート（１５）の重な９部分にお
ける眉間絶縁膜（１６ｂ）の膜厚は２０００１でなくて
もよ＜、２０００１以上にして、結合容量をさらに減少
させてもよい。
膜（１６ｂ）として、気相成長による酸化ケイ素をｚｏ
ｏｏｉ堆積してパター二ノグレを後、浮遊ゲー） （１
３）と制御ゲート（１５）の層間絶縁膜（１６ｃ）とし
て、熱酸化による酸化ケイ素を１０００え形成するが、
絶縁膜（１６ｂ）を気相成長で酸化ケイ素を１０００え
堆積してバター二／グし７を後、絶縁膜（１６ｃ）も同
様に気相成長で１００ＯＡ堆積してもよい、また、制御
ゲート（１４）と制御ゲート（１５）の重な９部分にお
ける眉間絶縁膜（１６ｂ）の膜厚は２０００１でなくて
もよ＜、２０００１以上にして、結合容量をさらに減少
させてもよい。
第１図（ａ）は１本発明を説明するｔめの平面図、（ｂ
ｌ （ｃｌは本発明を説明するための断面図、ｇｚ図（
ａｌ〜（ｄ）は本発明の一実施例を示す断面図、第３図
（ａｌ（ｂｅは従来例を説明するための断面図である。 図において １１・・・Ｐ型シリコン基板、１３・・・浮遊ゲート、
１４・・・制御ゲート、１５・・・制御ゲート。 １６ａ、１６ｂ、１６ｃｍ絶縁膜、１７ ・） ／ネル
酸化膜、１８・・・フィールド絶縁膜、１９・・・ゲー
ト絶縁膜。 ２０・・・マスク材、１２１〜１２３・・・１層。 代理人弁理士 則近憲佑 （ほか１名））。 第１図 ＜Ｃ） 第２図
ｌ （ｃｌは本発明を説明するための断面図、ｇｚ図（
ａｌ〜（ｄ）は本発明の一実施例を示す断面図、第３図
（ａｌ（ｂｅは従来例を説明するための断面図である。 図において １１・・・Ｐ型シリコン基板、１３・・・浮遊ゲート、
１４・・・制御ゲート、１５・・・制御ゲート。 １６ａ、１６ｂ、１６ｃｍ絶縁膜、１７ ・） ／ネル
酸化膜、１８・・・フィールド絶縁膜、１９・・・ゲー
ト絶縁膜。 ２０・・・マスク材、１２１〜１２３・・・１層。 代理人弁理士 則近憲佑 （ほか１名））。 第１図 ＜Ｃ） 第２図
Claims (1)
- 浮遊ゲートと２つの制御ゲートを有する電気的に書き
換え可能なメモリセルで、前記浮遊ゲートへの電荷の授
受は、半導体基板表面に形成された前記半導体基板と逆
電導型の高濃度不純物領域との間でトンネル電流の流れ
うる薄い絶縁膜を介して行なわれかつ複数個のメモリセ
ルが同一基板にマトリクス状に配置された中から選択さ
れたメモリセルの前記浮遊ゲートへの電荷の授受は、前
記浮遊ゲートと容量結合によって設けられた前記２つの
制御ゲートと前記逆電導型の高濃度不純物領域との間の
電位関係により行なわれる不揮発性半導体メモリにおい
て前記２つの制御ゲートの相互に重なる部分の前記２つ
の制御ゲート間の絶縁膜が、前記浮遊ゲートと前記２つ
の制御ゲートの各各の間の絶縁膜の膜厚よりも厚いこと
を特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23670684A JPS61115353A (ja) | 1984-11-12 | 1984-11-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23670684A JPS61115353A (ja) | 1984-11-12 | 1984-11-12 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61115353A true JPS61115353A (ja) | 1986-06-02 |
Family
ID=17004554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23670684A Pending JPS61115353A (ja) | 1984-11-12 | 1984-11-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61115353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241177A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| EP0534676A2 (en) * | 1991-09-25 | 1993-03-31 | AT&T Corp. | EEPROM with improved endurance properties |
-
1984
- 1984-11-12 JP JP23670684A patent/JPS61115353A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241177A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| EP0534676A2 (en) * | 1991-09-25 | 1993-03-31 | AT&T Corp. | EEPROM with improved endurance properties |
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