JPS58166773A - 浮動ゲ−ト・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的、背景〕 この発明は、一般的に言えば半導体装置に関するもので
あり、さらに詳しく言えば電気的に変更可能な非揮発性
浮動ゲート・メモリ装置に関するものである。

マイクロプロセッサを基礎とした装置およびそれに関連
する技術では、これまで非揮発性で電気的に変更可能な
読出し専用メモ！Ｊ　（ＥＡＲＯＭ）素子が長く要求さ
れておシ、このような素子を持った多くの装置はある程
度の要求を満たしてきた。

しかしながらコンピュータ技術は、その性質においてよ
シ複雑に・なり、より高速を要求し、またより大きな容
量を必要とされるようになってきたので、今では、容易
にプログラムあるいは１書込み“することがでへ、また
要求が・あればその分野での装置を再プログラム（消去
および再書込み）することのできる高密度メモリ装置を
必要とされるよ−うになってきた。この目的のために設
計技術者は、今では非ｈｍ発件の特性を呈する装置を入
手することができるが、これらの装置は、以下に述べる
ようにこの発明によって解決された固有の欠点を持って
いる。

このような装置の一つが、浮動ゲート・アバランシェ金
属酸化物半導体（ＦＡＭＯ８）装置群の中から得られる
。この種の形式の装置の長所は、外部電流には全く無関
係に、電源が消失あるいは遮断したときでも記憶された
情報を維持することが出来るという点にある。このよう
な装置は外部電源には全く無関係であるので、装置を回
復（リフレッシュ）する必要がなく、電力を大幅に節減
できるという特徴がある。

この浮動ゲート装置群は、通常、所定の導電形式の基体
中にその表面領域において形成された反対導電形式のソ
ースおよびドレン領域を持っている。ソースとドレン領
域の間で基体の表面上には、先づ薄い絶縁層が形成され
、次いで導電層（浮動ゲート）が形成され、次にこの浮
動ゲートを完全にとシ囲んでこれを装置の残シの部分か
ら絶縁するだめに第２の絶縁層を形成してなるゲート構
造が設けられている。第２の導電層（通常、制御ゲート
と称される）が第２の絶縁層（浮動ゲートの領域中）を
覆って形成されて完全なゲート構造となる。このような
装置は１９７０年３月１０日にカーン氏（Ｄ　、　Ｋａ
ｈｎｇ　）に与えられた米国特許第３，５００゜１４２
　号、１９７２年５　月２日にフローマン−ベンチコツ
スキ氏（Ｄ、　Ｆｒｏｈｍａｎ　−Ｂｅｎｔｃｈｋｏｗ
ｓｋｙ　）に与えられた米国特許第３，６６０，８１９
号の各明細書中に説明されている。

このような従来の装置の主な欠点は、浮動ゲートに電荷
を与えるために必要とするアバランンエ降服を起させる
ために高い電界を必要とするという点である。さらに浮
動ゲートに与えられた電荷を消去するために、装置がス
ペクトルの紫外線あるいはＸ線部分のエネルギに暴され
るように、装置全体に透明な窓を設けなければならない
。このため装置上の全ての電荷を消去することなく単一
の７語”を消すことは極めて困難で、装置全体を完全に
再プログラムしなければならない。さらに、消去ステッ
プではメモリ装置あるいはチップを装置全体から取外し
、これを約３０分乃至４５分もの非常に長い時間露光す
る必要があった。

近年、非揮発性で、電気的に変更可能な浮動ゲート読出
し専用メモリ装置を生産するまで技術が進歩してきた。

このようなメモリセルの１つが１９８０年２月２８日発
行の「Ｅｌｅｃｔｒｏｎｉｃｓ　Ｊの第１１３〜１１７
頁にジョンソン氏（Ｗ、　Ｓ　、　Ｊｏｈｎｓｏｎ　）
他の論文「１６−Ｋ　ＥＥ　−ＰＲＯＭ　Ｒｅ１ｉｅｓ
　ｏｎ　Ｔｕｎｎｅ−１ｉｎｇ　ｆｏｒ　Ｂｙｔｅ−Ｅ
ｒａｓａｂｌｅ　Ｐｒｏｇｒａｍ　Ｓｔｏｒａｇｅ　Ｊ
に詳細に述べられている。この論文中で著者は「浮動ゲ
ート・トンネル酸化物（Ｆｌｏａｔｉｎｇ　−Ｇａｔｅ
Ｔｕｎｎｅｌ　０ｘｉｄｅ　）　Ｊ構造について述べて
おり、こ＼では多結晶シリコン（ポリシリコン）浮動ゲ
ート構造を使用したセルは、ファウラーノルドハイム（
Ｆｏｗｌｅｒ　−Ｎｏｒｄｈｅｉｍ）　トンネル機構に
よって、浮動ゲートと基体との間に配置された薄い酸化
物層を通過する電子またはホールによって充電されるゲ
ート構造を有している。上記文献の第１図にはこの代表
的な装置の正面図が示されている。こ＼では浮動ゲート
部材は第ルベルの多結晶シリコン層を表わす。この形式
の構成（浮動ゲートを表わし、基板に最も接近した第ル
ベルの多結晶シリコンは第２レベルの多結晶シリコン層
によって覆われている構造）を使用することによシ、非
常に大きな浮動ゲート−基体間容量（キャパシタンス）
が得られる。しかしながら満足できる低電圧１書込み１
および°°消去１動作は、印加された電圧の大部分がト
ンネル領域の両端間に現われるときにのみ得られる。こ
れは浮動ゲート−制御ゲート（第２レベルの多結晶シリ
コン層）間容量が浮動ゲート−基板間容量よシも犬であ
ることが要求される。さらに満足できる″書込み１およ
び“消去１特性を得るのに必要とする容量（キャパシタ
ンス）の配分を行なうだめに、従来技術では、第１およ
び第２レベルの多結晶シリコン層の双方を隣接するフィ
ールド酸化物上にまで伸ばして追加容量を得るという方
法を採っていた。その結果、セルが大きくなるという好
ましくない結果が生じた。

新しい構成の浮動ゲート・メモリ装置は、その浮動ゲー
トは従来の第ルベルの多結晶シリコン層ではなく、第２
レベルの多結晶シリコン層からなるものとして示されて
いる。これは、第２レベルの多結晶シリコン浮動ゲート
に遮へい体を設けるために行なわれるものである。第ル
ベルの多結晶シリコン層には開孔が形成され、第２レベ
ルの多結晶シリコン浮動ゲートは開孔を通って伸延する
ように作られ、それによって第２レベルの多結晶シリコ
ン浮動ゲートの比較的小面積の部分のみが基体と結合さ
れる。このような構成をとることによって、浮動ゲート
−基体間容量が著しく減少することが判った。このよう
な目的を達成するために、ソース領域から伸びる２つの
部分は完成したセルの１消去”、セルへの”書込み”の
ための補助のチャンネル領域を作り出している。

〔発明の概要〕

この発明の装置では、第２レベルの多結晶シリコン浮動
ゲートが第ルベルの多結晶シリコン（プログラムあるい
は制御ゲート）によって基体から遮へいされる・構造と
するために、多結晶シリコン浮動ゲートは従来技術によ
る第ルベルの多結晶シリコン層ではなく第２レベルの多
結晶シリコン層となっている。第ルベルの多結晶シリコ
ン層には開孔が形成されており、第２レベルの多結晶シ
リコン（浮動ゲート）の小部分は上記開孔を貫通して伸
延し、それによって第２レベルの多結晶シリコンの比較
的小さな面積のみが基体と結合するようになる。

しかしながら、チップの面積を保存し、それによってチ
ップ密度（所定面積内の装置の数）を大きくするだめに
、この発明では、２個の伸延部分を取除き、代りに整列
して設けられた充電用窓によって浮動ゲートをチャンネ
ル領域において基体に結合するという新規な構成をとっ
ている。

以下、図を参照しつＸこの発明の詳細な説明する０ 〔実施例の説明〕 第１．２．３図はＮ型基体１１中に形成されたＰ型ウェ
ル１０を示し、Ｐ型ウェル１０はチャンネル領域１５に
よって互いに分離され、反対の型にドープされたソース
領域１４およびドレン領域１２を有している。Ｐ型ウェ
ル１０の表面には、ソース線路１４、ドレン線路１２お
よびチャンネル領域１５からなる能動狽域の限界を特定
するフィールド酸化物領域３２が形成されている。チャ
ンネル領域１５の上には、それと概して平行な方向に配
置された第ルベルの多結晶シリコン層２０が形成されて
おシ、この多結晶７９７７層２ｏはその中に開孔１６を
有する語線路すなわち制御ゲートを構成している。第ル
ベルの多結晶シリコン層２０は、約５００オングストロ
ームの厚みをもった絶縁層２４によってＰ型ウェル１０
の表面から隔離され且つ絶縁されている。第２レベルの
多結晶シリコン層１８（浮動ゲート）は、第ルベルの多
結晶シリコン層２ｏの上にこれとはソ平行に配置されて
おシ、その一部は開孔１６を通って伸びている。この第
２レベルの多結晶シリコン層１８は絶縁層２４よりも薄
い絶縁酸化物層（約１００オングストロームの厚み）２
６によってチャンネル領域１５から絶縁されている。絶
縁層２６を絶縁層２４よりも薄くしなければならない理
由については後程述べる。第２レベルの多結晶シリコン
層１８がＰ型ウェル１０において基体１１と結合する領
域は、開孔１６と共に書込み窓として示される“Ｗｌに
よって表わされている。第２レベルの多結晶シリコン層
１８（浮動ゲート）の残りの部分は、名目上の厚みが約
４００オングストロームの絶縁層２８によって第ルベル
の多結晶シリコン層２０（語線路／制御ゲート）から絶
縁されている。

最後に第３レベルの多結晶シリコン層２２が浮動ゲート
１８を覆って形成され、該多結晶シリコン層２２は第ル
ベルの多結晶シリコン層２０に電気的に接続されている
（但し図には示されていない）。

第３レベルの多結晶シリコン層２２は、約３００オング
ストロームの厚みを有する絶縁層３０によって第２レベ
ルの多結晶シリコン層１８（浮動ゲート）から絶縁され
ている。

再び第１、・２．３図を参照すると、Ｐ型ウェル１０に
よって表わされるように、浮動ゲート１８と基体１１と
の間に出来るだけ大きな電界が与えられるように維持す
ることが重要である。従って、浮動ゲー）　（１８）−
チャンネル（Ｐ型ウェル１０）間容量を小さくし、語線
路／制御ゲー）　（２０）−浮動ゲー）　（１８）間容
量を出来るだけ大きくする必要がある。

しかしながら、浮動ゲート（１８）−チャンネル（Ｐ型
ウェル１０）間容量は、窓１６の位置における浮動ゲー
ト１８の下の酸化物層２６の厚みによって支配される。

酸化物層の厚みは約１２０オングストロームの厚み以上
に増大すべきではない。これは厚みが大きくなると、電
流密度を減少させ、装置を充電するのに要する時間が長
くなるからである。従って、この厚みはトンネル効果の
要求によって決定される上限値を表わしている。トンネ
ル効果酸化物を厚くすることが出来ないので、トンネル
部分の面積を最小にし、これと大きな多結晶シリ、コン
語線路／制御ゲー）　（２０）−浮動ゲー）　（１８）
間の面積との共同によシ、多結晶シリコン相互間（多結
晶シリコン−多結晶シリコン間）容量を多結晶シリコン
−基体間容量よシも遥かに太きくしている。

この構造により面積比を８０：１にまですることができ
、容量比を１０：１以上にすることができる。

前に述べたように、この発明の前提は、語線路／制御ゲ
ート２０（こ＼では第ルベル多結晶ンリコン層）と浮動
ゲート１８（こ＼では第２レベル多結晶シリコン層）の
位置が反対になっている点にある。従って、第２レベル
多結晶シリコン層（浮動ゲー））１ｓ−ｐ型ウェル１０
間の容量は著しく小さくなっている。この発明の装置で
は、この容量は殆んど無視し得る値にまで減少している
。これは、限られた領域すなわち開孔１６（書込み窓）
を通ってチャンネル部分Ｗに結合している浮動ゲート１
８の部分を除いて第２レベル多結晶シリコン浮動ゲート
１８の下に第ルベル多結晶シリコン層２０が介在してい
るからである。電荷が浮動ゲート１８上に蓄積されると
、この装置の閾値が決定される。

次の表は、“消去１、°“消去゛（消去禁止）、１書込
み１１．１書込みＩ＋　（書込み禁止）、および“読出
し１１サイクルを行なわせるために、この発明の装置の
各素子に与えられる名目上の電圧を示している。この表
において、各列に示す種々の電圧は最左列の「素子」に
与えられる電圧である。

表 この表に示すように、最初、装置はドレン１２、ソー刈
４、およびＰ型ウェル１０に２０Ｖの信号を与えること
によって消去される。この初期”消去”サイクルでは浮
動ゲート１８に正電荷を与え、チャンネル領域Ｗを低閾
値（高導電）状態とする。しかしながら、上の表に示す
ように適当な１読出し”電圧が与えられない限りチャン
ネル領域１５およびＷを通って流れる電流は存在しない
。これはアレー中のすべての素子が実際に消去されてい
ることを確めるだめに装置をチェックする便利な方法で
ある。選択されたセルが消去されたことを確認するため
に、０ボルトの１丁（消去禁止）信号がＰ型ウェル１０
に供給され、約２０ボルトの信号がすべてのソース１４
およびドレン１２に供給される。ｉ込むためには、２０
ボルトの信号が語線路２０．２２に与、ｔられ、　＋５
、ソース１４、ドレン１２およびＰ型ウェル１０はアー
ス電位（０ボルト１に維持される。

これは浮動ゲート１８に負電荷を与える効果を有し、チ
ャンネル領域Ｗを高閾値（低導電）状態にする。

この状態では浮動ゲート１８上の負電荷はチャンネル領
域Ｗが反転するのを阻止し、読出しサイクル中ソース１
４とドレン１２との間に導通は生じない。

選択されたセルのみが１１書込み＋１されたことを確認
するために、屏込まれない状態に保持したい装置のソー
ス１４およびドレン１２に対して約２０ボルトの１書込
み″（書込み禁止）信号が供給される。

装置を読出すために、すなわち高閾値状態あるいは低閾
値状態のいずれが所定のセルに書込まれているかを決定
するために、ドレン１２および語線路２０．２２に対し
て５ボルトの信号が与えられ、一方、ソース１４および
Ｐ型ウェル１０はアース電圧に維持される。この状態の
もとで導通を示すと、装置が低閾値状態（消去された）
にあることを表わす。

以−ヒ、単一の装置の動作について説明してきたが、こ
れらの装置を複数個行列に配列してアレーを構成できる
ことは言う迄もない。このようなアレーの一例が第４図
に示されている。この図で新規な装置がどのようにして
単一のウェル中に構成されるかを示す。第４図において
、Ｓｌ、Ｄｌと示された線路は第１列中のすべての装置
に共通のノース線路およびドレン線路（１４，１２）を
示し、Ｓ２−Ｄ２乃至５ｎ−Ｄｎは残りの列およびそれ
らの共通ソースおよび共通ドレンを示す。Ｗｌ乃至ＷＸ
は行を形成する共通語線路（２０，２２）を示している
。従って、１０２４ビツト・アレーを構成するためには
、語線路Ｗｌ乃至Ｗ１２８に接続された１２８個の装置
をもった８列（Ｓｌ−ＤＩ乃至Ｓ８−Ｄ８　）構成とな
る。例えば１６キロ（２ＫＸ８）ビット・アレーを構成
するためには、先づ１６のＰ型ウェルを形成し、各ウェ
ルはこれらの装置を行方向に８個有し、全体で１２８行
となシ、それによって各Ｐ型つェル中にはこれらの装置
が１０２４個配置され、アレー全体で１６３８４個のセ
ルを蕗むことになる。所定のＰ型つェル中の１列中にあ
る１２８個の装置の各々は、同じソースおよびドレン線
路１４および１２を共有しており、一方すべてのウェル
の同じ水平行中の装置の各々は共通の語線路２０．２２
を共有している。しかしながら、各装置はそれ自身の浮
動ゲート部材１８を有している。従って、上の表に示す
ように、ソース線路１４、ドレン線路１２、およびＰ型
ウェル１０を適当にバイアスすることによって、存在す
る１６キロビツトの装置の任意の１つを極めて容易に”
書込み１１あるいは１°読出す１ことができ、また所定
のウェル中の所定の行中にある装置のすべてを”消去１
することができる。

この発明の装置を、多結晶シリコンの多層構造に関して
説明したが、それに限定されるものではない。多結晶シ
リコン層１８．２０．２２の代りに耐火金属、耐火金属
珪化物あるいはこれらの任意の組合せからなる他の各種
の導電層を使用することも出来る。さらに層２２を加え
ることによって容量を増加することが出来るが、この層
を必要としない場合もある。

〔製造工程〕

次の処理工程は、この発明の装置を構成する方法の一例
を示す。

Ｉ　Ｐ型ウェル１０中に、ソース領域１４、ドレン領域
１２、およびチャンネル領域１５を含む能動領域を特定
するマスクを形成する。

２　マスクされていない部分に約１５０００オングスト
ロームの厚みのフィールド酸化物３２を成長させる。

３　マスクを除去する。

４、　ドレンおよびソース領域１２および１４を形成す
る。

５、　チャンネル酸化物層２４を約５００オングストロ
ームの厚みに成長させる。

６　開孔１６の限定を含めて第ルベルのＮ型にドープさ
れた多結晶シリコン層２０を被着し、特定する。

７、　多結晶シリコン層２０をマスクとして使用して開
孔１６の下に露出したチャンネル酸化物層２４の部分を
チャンネル領域Ｗに向けてエツチングし、フィールド酸
化物３２の厚みが過度に消失するのを防止するためにエ
ツチングを制限する。

８、　窓酸化物層２６を成長させる。この」易合、開孔
１６の下のチャンネルＷ上に約１００オングストローム
の酸化物層２６と、Ｎ型にドープされた多：１’：’ｉ
晶シリコン層２０上に約４００オングストロームの酸化
物層２８とを同時に形成するために温度および周囲の環
境を調整する。

９、　ドープされた浮動ゲー）１８を被着し、’ＩＪｉ
定する。

１０、上記の工程に引続いて標準の処理が行なわれる。

この標準工程には、酸化物層３ｏの形成、必要なら第３
レベルの多結晶シリコン層２２ノ形成、および各層への
接続手段の形成等が含まれている。

【図面の簡単な説明】

第１図はこの発明の技術によって作られた電気的に変更
可能な非揮発性浮動ゲート・メモリ装置の平面図、 第２図は第１図の２−２線に清うこの発明のメモリ装置
の断面図、 第３図は第１図の３−３線に沿うこの発明のメモリ装置
の断面図、 第４図はこの発明によるメモリ装置を配列してなるアレ
ーを示す概略図である。 １０・・・ウェル領域、１１・・・基体、１２・・・ド
レン領域、１４・・・ソース領域、１５・・・チャンネ
ル領域、１６・・・充電用窓、１８・・・第２導電層（
第２レベル多結晶シリコン層）、２０・・・第１導電層
（第２レベル多結晶シリコン層）、Ｗ・・・”書込み１
窓部分０ ４’ｆ　許出１ｉＡ　人　　　アールシーニー　コーポ
レーション代理人　清水　哲ほか２名 １′２図 １４図 ９ 才３図

Claims (2)

【特許請求の範囲】
1. （１）第１の導電形式の半導体材料の本体を有し、該半
   導体材料の本体中にはその表面部分において第２の導電
   形式の第１および第２のドープされた領域が形成され、
   これら第１および第２のドープされた領域は互いに離れ
   ていて、これら第１および第２の領域間に電流を流通さ
   せるために上記半導体材料の本体中の上記領域間にチャ
   ンネル領域を特定し、また上記半導体材料の本体は、こ
   れから絶縁された第１の導電層と、上記チャンネル領域
   と第１の導電層の双方の上に配置され、それらから絶縁
   された第２の導電層とを有し、上記第１の導電層には上
   記チャンネル領域の１書込み１部分と整列して充電用窓
   が形成されており、 上記第２の導電層は第１の導電層の一部の上に伸延して
   おり且つチャンネル領域の上記”書込み”部分と結合す
   るように上記充電用窓を通って伸延している、浮動ゲー
   ト・メモリ装置。
2. （２）　　第２の導電形式の基体中に複数の半導体ウェ
   ル領域が形成され、各ウェル領域は行列に配列された複
   数の浮動ゲート・メモリ装置を有し、すべてのウェル領
   域中にある所定の行中の各メモリ装置は共通の第１導電
   層を共有しており、所定のウェル領域の所定の列中にあ
   る各メモリ装置は共通のソース領域および共通のドレン
   領域を共有しており、 それによって、ウェル領域と、複数のドレンおよびソー
   ス領域の各々に第１の値の電圧が印加され、複数の第１
   の導電層の各々に対して０ボルトの電圧が印加されると
   、これらのすべてのメモリ装置は消去されて低閾値、高
   導電状態となシ、選択されたドレン領域および所定のウ
   ェル領域に形成された対応するソース領域のすべてに０
   ポルトの電圧が印加され、所定の行の第１の導電層に第
   １の値の電圧が印加されると、選択されたメキリ装置が
   高閾値、低導電状態に書込まれる、浮動ゲート・メモリ
   装置。