JPS6150372A - 半導体デバイスの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来技術 本発胡は、絶縁ゲート電極を有する少なくとも１つの記
憶場所を具える半導体デバイスの！ｉｉ造方決方法する
ものであり、特に、表面と該表面に隣接する電極として
機能する少なくとも１個の電極領域を有する半導体本体
を具え、この電極領域は、この電極領域及び前記記憶場
所に共通の第１導電型の半導体領域と整流接合を形成し
、前記電極領域は表面上でみて、能動半導体領域に連続
し、この能動半導体領域は、所定の部分が隣接電極領域
によって定められ且つ少なくとも他の部分がフィールド
絶縁層として機部する厚い絶縁層によって定められる境
界を有し、薄い絶縁層が前記能動領域上に存在し、この
薄い絶縁層は少なくとも第１及び第２副層を具え、この
第２副層は、前記第１副層によって前記能動領域から分
離され、前記第■副層と前記第２副層との間の界面に及
び又はこの界面の付近に、前記記憶場所の情報内容を定
める電荷を蓄積し得る境界層を具え、前記能動領域から
絶縁されたゲート電極が前記副層上に延在し、このゲー
ト電極は、前記フィールド絶縁層によって定められる前
記能動領域の境界を越える部分で前記フィールド絶縁層
上まで延在している半導体デバイスの製造方法に関する
ものである。

このような半導体デバイスは、“１．Ｅ、Ｅ。

Ｅ、会報”６４巻、　Ｎｏ、　７　、１９７６年７月の
１０３９〜１０５９ページにより知られている。記憶場
所は、メモす電界効果トランジスタの一部を形成する。

能動領域は、ソース電極領域とドレイン電極領域との間
に設けられている。この文献によれば、このようなメモ
リトランジスタにおいて生じ得る問題点の一つが゛サイ
ドウオーク（Ｓ＋ｄｅｗａｌｋ）効果“として１０４７
ページに記載されている。厚いフィールド絶縁層と薄い
絶縁層との間に、絶縁材料の厚さが徐々に増大する遷移
領域が存在する。メモリトランジスタにおける反復書込
及び消去の結果、遷移領域のゲート電極の下側の境界層
にも電荷が徐々に蓄積される。したがって、遷移領域の
しきい値電圧が変動する。このしきい値電圧の値は、メ
モリトランジスタプロパー（ｐｒｏｐｅｒ）の高いしき
い値電圧と低いしきい値電圧との間の値になる。メモリ
トランジスタの記憶状態の読取りは、この事実により問
題を生じる。すなわち、メモリトランジスタプロパーが
読取時に導通し得ない高しきい値電圧の状態においてこ
れより低いしきい値電圧を有する遷移領域の下側で電流
の通過が可能となることである。この問題は、半導体本
体の遷移領域の下側に、メモリトランジスタのソース電
極領域及びドレイン電極領域の導電型とは反対の導電型
の高ドープ表面領域を設ける事によって解決することが
できる。これら表面領域のドーピング濃度は、遷移領域
の下側の電流の通過を防止するために、しきい値電圧が
部分高くなるように選ぶ。

上述した解決方法は、実際には難点が生じる。

既知のように、前述した種類のメモリトランジスタにお
ける書込及び消去は、かなり高い電圧を必要とする。こ
れら電圧は、２５ボルト又は３０ボルト、時には３５ボ
ルトとなる。したがって、ソース及びドレイン電極領域
と共通半導体領域との間の整流接合の降服電圧について
かなり高い要求が課される。遷移領域の下側に高ドープ
表面領域を用いる場合、これら表面領域とソース及びド
レイン電極領域との間の距離を充分大きく保たないと、
降服電圧が著しく低下してしまう。このため、この降服
電圧の減少を許容するようメモリトランジスタのチャン
ネルを相当長くする必要が生ずる。

発明の目的 本発明の目的は、遷移領域の」−記の問題に対して他の
解決方法を提案することにあり、この方法によれば降服
電圧の減少をはと人ど生ぜず、またこの方法を比較的短
いチャンネル長を有するメモリトランジスタに用いるこ
ともできる。

発明の構成 本発明は絶縁ゲート電極を有する少なくとも１個の記憶
場所を具える半導体デバイスを製造するにあたり、半導
体本体の表面に、製造すべき単導体デバイスのフィール
ド絶縁層のパターンに相当するパターンを有する厚い絶
縁層を設け３．二のパターンは、１個以上の記憶場所の
ための絶縁層及び回路素子を設けるために予定された表
面の自由な部分を残し、前記半導体本体に、電荷蓄積用
の境界層を得るのに適した薄い第１絶縁層を設け、この
薄い第１絶縁層は、設けるべき記憶場所の領域において
、表面の露出部分に位置すると共に少な（とも２個の対
向縁が前記厚い絶縁層から一定の距離離れて延在するよ
うなパターンに形成し、次−いて回路素子を設けるため
に予定された、前記第１絶縁屑によって被覆されていな
い表面の前記部分の残りの部分を、薄い第２絶縁層によ
って被覆し、次いで前記第１及び第２の薄い絶縁層と前
記厚い絶縁層とを部分的に覆う適切な材料のゲート電極
を設け、次いでゲート電極によって覆われない前記薄い
第１絶縁層の部分を除去し、回路素子を設けるために予
定された表面の部分上に存在する前記薄い第１絶縁層の
残存部分がその全周に沿って前記厚い絶縁層から一定の
距離に位置するようにしたことを特徴とする。

本発明を用いると、電荷蓄積用の境界層はもはや遷移領
域には延在せず、その結果、遷移領域におけるしきい値
電圧は、実際には、記憶場所の書込及び消去の間に変動
しない。ゲート電極の下側に位置し且つ電荷Ｍ積用の境
界層が存在しない薄い絶縁層の部分の厚さを適切に選ぶ
ことによって、記憶場所のこれら部分におけるしきい値
電圧を、記憶場所が読取られるときゲート電極に供給さ
れる電圧より大きい値に固定することができる。読取り
中は、単に、記憶場所の状態が、第１導電型とは反対の
第２導電型の導電層がゲート電極の下側に存在するか否
かを決定するだけである。記１５台場所の縁部は、読取
り中は常に非導通状態に。二ろ。

前記記憶場所が、少なくともソース電極領゛成とトレイ
ン電極領域とを具えるメモリトランジスタの一部を形成
し、前記能動半導体領域を、これらソース電極領域とド
レイン電極領域との間に設け、前記第１及び第２副層を
具える薄い絶縁層が、前記メモリトランジスタに対する
ゲート絶縁層を構成するのが好適である。

記憶場所を、情報内容に従って２つの異なる状態が生成
し、一方の状態ではしきい値電圧（記憶場所におけるゲ
ート電極の下側に、第１導電型とは反対の第２導電型の
導電層が丁度存在しなくなる電圧）が正になり、他方の
状態ではこのしきい値電圧が負になるように構成すれば
情報内容を零ボルトのゲート電極電圧で読取ることがで
きる。

従って、動作状態中に、情報内容に影響を与え得る電位
差が記憶場所に発生する期間が減少する。

また、前記ゲート電極の下側に位置し且つ電荷蓄積用の
境界層が存在しない前記薄い絶縁層の部分における領域
での前記しきい値電圧が、第１導電型とは反対の第２導
電型の反転層をこの領域でゲート電極に供給される電圧
によってのみ形成することのできる値を有するようにす
るのが好適である。この場合、記憶場所あるいはメモｌ
ランラスタのこの部分は、エンハンスメント型である。

ゲート電極の０ボルトの（読取）電圧で、第２導電型の
導電層は、記憶場所のこの部分に生じない。

本発明を用いると、ゲート電極の下側にあり且つ電荷蓄
積用の境界層が存在しない薄い絶縁層部分が、第１及び
第２副層と電荷蓄積用の境界層とを有する薄い絶縁層部
分の厚さを越えない厚さを有する構造によって、満足す
べき結果が得られた。

しかし、ゲート電極の下側にある薄い絶縁層部分におけ
る厚さの差を、薄い絶縁層と厚い絶縁層との間の厚さの
差よりもかなり小さく保つのが好適である。この点に関
し、本発明半導体デバイスの重要かつ好適な実施例では
、前記ゲート電極の下側に位置し且つ電荷蓄積用の境界
層が存在しない前記薄い絶縁層の部分の厚さを、フィー
ルド絶縁層として働く前記厚い絶縁層の隣接部分の厚さ
の少なくとも１／１０、好適には１／２０以下に充分小
さくする。

本発明半導体デバイスの他の重要な実施例では、前記絶
縁ゲート電極が第１ゲート電極を構成し、少なくとも１
個の第２絶縁ゲート電極が前記能動半導体領域及び前記
薄い絶縁層上を延在し、前記第２ゲート電極の下側の前
記薄い絶縁局内には電荷蓄積用境界層が存在せず、前記
第２ゲート電極は、表面上で見て、前記第１ゲート電極
と前記電極領域との間に位置し、前記第２絶縁層の下側
の薄い絶縁層の厚さを、前記第１ゲート電極の下側に位
置し且つ電荷蓄積用の境界層が存在しない前記薄い絶縁
層の部分の厚さに実質的に等しくする。

第１及び第２ゲート電極を、互いに絶縁し、互いにわず
かに重なるよう配置することができる。

あるいは、これら電極を、互いに一定の距離離して配置
することができ。この場合には、他の電極領域を、これ
ら２個のゲート電極間の能動半導体領域内に設ける。

実施例 以下、本発明の実施例を図面に基づいて説明する。

本発明半導体デバイスの第１実施例を、第１図及び第２
図に示す。このデバイスは、絶縁ゲート電極を有する少
なくとも１個の記憶場所を具える半導体本体ｌを有して
いる。この記憶場所は、この実施例においてはメモリ電
界効果トランジスタの一部を形成している。半導体本体
１は、２個の電極領域３及び４が隣接する表面２を有し
ている。

これら電極領域は、それぞれソース電極及びドレイン電
極として機能し、第１導電型の共通半導体領域７とそれ
ぞれ整流接合５及び６を形成する。

表面２において見ると、電極領域３及び４は、能動半導
体領域８に隣接している。この半導体領域８は、これら
電極領域３と４との間にあり、ある部分は隣接電極領域
３により、他の部分は隣接電極領域４により、さらに他
の部分はフィールド絶縁として働メ厚い絶縁層９により
定められる境界を有している。能動領域８上に、薄い絶
縁層１０を設ける。絶縁層１０は、少なくとも第１副層
ＩＩ及び第２副層１２を有している。第２副層１２は、
第１副層１１によって、能動半導体領域８から分離され
ている。第１副層１１と第２副層１２との界面１３に及
び又は界面１３の付近に境界層を設ける。この境界層は
、メモＩＪ　トランジスタの情報内容を定める電荷を普
通の方法で蓄積することができる。能動半導体領域８か
ら絶縁されたゲート電極１４は、電極領域３と４との間
であって副層１１及び１２上に延在している。このゲー
ト電極は、フィールド絶縁層９によって定められる能動
半導体領域８の境界でフィールド絶縁層９上に延在して
いる。

半導体領域７は、たとえば、３Ωｃｍ〜６Ωｃｍの抵抗
率を有するＮ型シリコンにより構成する。電極領域３及
び４はホウ素がドープされたＰ型頭域で構成することが
できる。フィールド絶縁は、１〜１．５　μｍの厚さを
有する酸化ンリコン層９で構成することができる。この
層９の下側に、高ドープＰ型子ヤンネル阻止領域１５を
、普通の方法で設けることがてきる。ＰＮ接合５及び６
の所望の降服電圧とチャンネル阻止領域１５において用
いられるドーピング濃度とに基づいて、チャンネル阻止
領域１５を、次のように設けるたとができる。即ち、チ
ャンネル阻止領域１５が、電極領域３及び４に直接に隣
接するか、あるいはチャンネル阻止領域１５が、これら
電極領域３及び４から一定の距離にあるよう設ける。

メモリトランジスタの誘導体層は、たとえば、約２０人
の厚さを有する酸化シリコンの薄い第１副層１１と２０
０〜５００　人の厚さを有する窒化ンリコンの第２副層
１２とから構成する。ゲート電極は、アルミニウム又は
多結晶シリコンのような適切な導電材料で構成する。

本発明では、この実施例では界面１３に及び又は界面１
３の近くに存在する電荷蓄積用の境界層の拡がりは、能
動領域８より小さい領域に制限する。

即ち、この境界層と界面１３とを、フィールド絶縁層９
によって定められる能動領域８の境界から一定の距離に
位置させる。そしてゲート電極１４は、能動領域８のこ
の境界と境界層が占める領域との間では電荷蓄積用の境
界層が存在しない薄い絶縁層１０の一部１６上を延在す
る。

この実施例では、制限された拡がりを有する境界層は、
制限された拡がりを有する第２副層１２を用いることに
よって得られる。この第２副層は、記憶トランジスタの
チャンネル幅の方向に全能動領域８上に延在せず、チャ
ンネル領域の中央部のみを覆っている。チャンネル長の
方向では、第２副層１２は実際はゲート電極１４と同じ
寸法を有するので、この方向では実際はソース電極領域
３からトレイン電極領域４への全チャン茅ル領域が覆わ
れる。

制限された拡がりを有する境界層を用いることによって
、薄い絶縁層ｌＯが厚い絶縁層９に遷移する遷移領域１
７内に存在する境界層を簡単に除去することができる。

記憶トランジスタの既知の構造では、第２副層１２は全
ゲート電極の下側にあるか、又は副層１２は、チャンネ
ル幅の方向に、少なくとも一方の側のフィールド絶縁９
上から能動領域８上を反対側のフィールド絶縁９上まで
延在する。

従ってこの場合、境界層及び界面１３も遷移領域１７内
に存在する。この遷移領域１７においては、下側絶縁層
の厚さは、比較的小さな値から厚いフィールド絶縁層９
の大きな値にまで急速に増大する。

既知のように、境界層と下側半導体材料及び又は上側ゲ
ート電極との間の電荷の交換は、供給される書込及び消
去電圧の値のみならず、これら電圧の持続期間にも依存
する。

既知の構造では、電荷は、境界層に蓄積されると共に絶
縁層が次第に厚くなる遷移領域１７にも蓄積され、この
領域に蓄積される電荷の量は書込及び消去パルスに適正
に従わないことがわかっている。その結果、遷移領域の
下側では、メモＩＪ　）ランンスタのしきい値電圧が、
高しきい値電圧と低しきい値電圧との間の不所望なレベ
ルになる。これを避けるために既知の方法では、遷移領
域の下側の半導体表面に、高ドープ領域を用いる。この
領域は、共通半導体領域と同じ導電型を有し、そｌ　　
　　　　　のトーピンク濃度は遷移領域の下側のしきい
値電圧が常に次のような値、即ち、読取電圧がゲート電
極に供給された時に、ソース電極とドレイン電極との間
の遷移領域に沿って電流が決して流れないような値とな
るように選択される。

本発明を用いることによって、遷移領域の下側のこのよ
うな高ドープ領域とその製造に必要とされる処理工程と
が不必要となる。薄い絶縁層１０の部分１６の厚さは、
普通、次のように簡単に選ぶことができる。即ち、少な
くともゲート電極１４に供給される読取電圧において部
分１Ｇの領域におけるしきい値電圧が越えられて、ソー
ス電極とドレイン電極との間の電流の通過が部分１６の
下側で可能とならないように選ぶ。薄い絶縁層１０の部
分１６と副層ＩＩ及び１２を具えるトランジスタの記憶
部プロパーとの間の連接部に遷移領域が形成されない限
り、連接される両部の厚さの差は、遷移領域１７におけ
るよりも充分小さい。従って、部分１６七部分１１．１
２との間の遷移領域は、かなり狭く、さらに厚さの差が
小さい結果、生じ得る高及び低しきい値電圧からの偏位
が充分小さくなる。こ点については、薄い絶縁層１０の
部分１６の厚さがフィールド絶縁９の厚さの少なくとも
１／１０、好適には１／２０もしくはそれ以上率さい場
合に有益である。

本発明は、蓄積電荷が捕獲されるすべての種類の不揮発
性メモリトランジスタに適用できるこ止がわかる。蓄積
効果は、酸化シリコン及び窒化シリコン又は酸化／リコ
ン及びアルミナのような異なる材料の副層を用いること
により、及び又は異なる材料又は同し材料の２つの副層
間にたとえば／リコン粒子を与えることによって得るこ
とができる。あるいは、シリコン原子またはソリコンイ
オン又は他の適切な原子又はイオンを与えて、電荷蓄積
のための境界層を形成することができる。

このような原子及び又はイオンは、はぼ均質な絶、縁層
に一定の深さでのイオン注入によっても与えることがで
きる。この場合、第１副層は、半導体表面から電荷蓄積
用の境界層を分離する絶縁層の下側部によって構成され
、第２副層は、境界層の上側に配置され且つゲート電極
から境界層を分離する絶縁層の部分によって構成される
。

ゲート誘電体層は、２つの副層よりも多い副層を有する
こともできる。従って本実施例では、窒化シリコン層１
２とゲート電極１４との間に、更に他の酸化シリコン層
（図示せず）を設けることができる。このような追加の
酸化シリコン層はたとえば気相からデポジットすること
ができ、あるいは窒化シリコン層の上側部の変換によっ
て得ることができる。

本実施例では、このデバイスは、第３図に略図的に示さ
れる断面（ソース電極領域３からトレイン電極領域４方
向に見た）を有している。薄い絶縁層１０と副層ＩＬＩ
２とゲート電極１４とは、ソース電極領域３からドレイ
ン電極領域４へ延在している。更に第３図は、次のこと
を示している。即ち、電極領域３及び４に絶縁層１８を
設け、この絶縁層に導体トラック１９及び２０への電極
領域３及び４の接続用の窓を形成することができる。更
に必要ならば、たとえばメモリトランジスタの改善され
かパシベーション（ｐａｓｓｉｖａｔｉｏｎ）及び保護
のために全体の構造が更に他の絶縁層（図示せず）を具
えることかできる。

上述した実施例の変形例によれば、第１副層は蓄積効果
プロパーが得られる領域に薄い部分１１ａと、ソース領
域３及び又はドレイン領域４の付近に厚い部分１１ｂと
を有している（第４図）。厚い部分１１ｂの厚さは、次
のように選ぶ。即ち、読取電圧がケート電極１４に供給
されると、厚い部分の領域のしきい値電圧が常に越えら
れて反転層がこれら部分の下側に存在するように選ぶ。

この構造では、記憶トランジスタは、エンハンスメント
型のトランジスタとして常に機能する。更に、この構造
は、ソース及び又はドレイン電極領域３．４と共通半導
体領域７との間のＰＮ接合のかなり高い降伏電圧を得る
のに適している。

前述した実施例の他の変形例（第５図）では、メモリ電
界効果トランジスタは、少なくとも２個通常は３個の電
極を有している。これら電極は、互いにほぼ平行であり
、ソース電極領域３からドレイン電極領域４の方向に見
て、能動領域８上に連続的に延在している。電荷蓄積用
の境界層は、ゲート電極１４即ち第１ゲート電極の下側
にのみ存在する。ゲート電極１４とドレイン電極領域４
との間及び又はソース電極領域３とゲート電極１４との
間に、更に他の第２絶縁ゲート電極２１を設ける。

この第２絶縁ゲート電極は、適切な誘電体層２２、主と
して酸化ンリコンによって能動半導体領域８から分離さ
れている。ゲート電極１４及び２１は、互いに絶縁され
ている。ゲート電極２１はそれぞれ個別に制御すること
ができるが、多くは電気的に互いに接続されている。こ
れらゲート電極は、たとえば、選択の目的に用いること
ができる。従って、メモＩＪ　）ランジスタはゲート電
極２１の選択電圧によって選ぶことができる。一方、ゲ
ート電極１４には、読取電圧を供給する。この読取電圧
の値は、選択電圧とは無関係に選ぶことができ、大型メ
モリではすべてのメモリトランジスタ又は少なくとも多
数のメモリトランジスタに共通にし得る。ゲート電極１
４を、たとえば酸化ンリコンの絶縁層１８７で覆うこと
ができる。このような絶縁層１８７　は、他の実施例に
おいても用いることができる。

記憶場所は、必ずしもメモリ電界効果トランンスタの部
分を形成しない。変形例では、記憶場所はキヤパンタン
スを形成し、そのキャパンタンスと電極領域３との間で
能動領域Ｐの上方に、絶縁された転送あるいは選択電極
２１を設ける（第６図）この例では、能動領域は第１辺
が領域３により、他の辺がフィールド絶縁層９によって
制限される。

本例では電極領域３とは反対側の第３辺側でも、電荷蓄
積用の境界層が、フィールド絶縁層９上に延在しないよ
うにするのが好適である。ゲート電極１４は、境界層に
よって占められ且つ第２副眉の拡がりによって実際に定
められる領域とフィールド絶縁層９により限界される能
動領域８の第２及び第４辺（本例では第３辺も含む）を
越える部分との間において電荷蓄積用の境界層が存在し
ない薄い絶縁層１０の部分１６上を延在するようにする
。

記録された情報の所望の保持時間との関係で、ゲート電
極１４に低い読取電圧を用いることが望ましい。メモＩ
Ｊ　）ランシスタの非選択状態及び読取状態において、
ゲート電極１４と共通半導体領域７との間の電圧差が実
際には０又は少なくとも非常に小さい場合には、絶縁層
１０内にふける電界強度が小さく、記憶トランジスタの
情報内容は殆ど変化しない。しかし、このような低い読
取電圧手段を用いるということは記憶トランジスタか一
方の状態ではエンハンスメント型に、他方の状態で（ま
ディブレノンヨン型になるということを意味する。

即ち換言すれば、記憶場所が２つの状態を取ることがで
き、即ち第１導電型とは反対の第２４電型の導電層を記
憶場所のゲート電極の下側に生じないしきい値電圧が、
一方の状態では正になり、他方の状態では負になること
を意味し、このことは、メモリトランジスタを同時に選
択トランジスタとしても用いるのに望ましくない。選択
トランジスタは常にエンハンスメント型とするのが望ま
しく、従ってゲート電極に選択電圧がない場合あるいは
０ボルトの電圧の場合に、選択トランジスタは常に非導
通状態になるものとするのが望ましい。

本発明を用いる場合にも、実際にはＯボルトの低い読取
電圧を供給することができるようにするのが重要である
。その理由は、この場合には薄い絶縁層１０の部分１６
と記憶部分プロパーとの間の遷移領域か、デバイスの動
作中消去又は書込動作の間のみ、境界層と共通半導体領
域７及び又はゲート電極１４との間の電荷の交換が生じ
得る強さを有する電界を受けるだけとなるからである。

これら遷移領域において電荷の妨害交換が依然として生
じる限り、０ポルトの読取電圧を用いることによって、
この妨害の影響を最小に制限することができる。

これとの関係で、本発明デバイスの重要な好適実施例で
は、少なくとも２個の別個のゲート電極を有している。

これらゲート電極の最初のものは、記憶場所プロパーの
部分を形成し、薄い絶縁層の２つの副層上に延在してい
る。もう一方の即ち第２のゲート電極は、記憶場所の選
択に用いることができる。このデバイスの構造は、第５
図に示す構造に相当する。次に、他の実施例を第７図〜
第１２図に基づいて説明する。

第７図の電気回路図は、４個のメモリトランジスタＴ１
と４個の選択トランジスタＴ２とを有するメモリマトリ
ックスの一部を示している。トラン／スフＴ、及びＴ２
は、共通基板接続部７０を有している。

メモリマトリックスＴ１のゲート電極を、書込ライン７
１及び７２にそれぞれ接続する。選択トランジスタＴ２
のゲート電極を、ワードライン７３及び７４にそれぞれ
接続する。選択トランジスタＴ２のソース電極を、第１
ビツトライン７５及び７６にそれぞれ接続し、記憶トラ
ンジスタのドレイン電極を、第２ビツトライン７７及び
７８にそれぞれ接続する。

集積回路ではすべてのトランジスタＴＩ及びＴ２を、共
通半導体領域７に設けることができる（第８図〜第１２
図）。この例では、共通半導体領域７はＰ型頭域てあり
、この領域はたとえば島または井戸の形態で、半導体本
体１の一部を形成する。半導体本体１は更にＮ型基板領
域２３を具えている。共通半導体領域７は共通基板接続
部７０の部分を形成する。

第１ビツトライン７５及び７６は、導体トランク１９に
よって構成される。これら導体トラックは、絶縁層２５
内の窓２４を経て、選択トランジスタＴ、のソース電極
領域３に接続されている。各電極領域３は、メモリマト
リックスの同じ列の２個の隣接する選択トランジスタに
共通である。

第２ビツトライン７７および７８は、導体トラック２０
によって構成される。これら導体トラックは、絶縁層２
５内の窓２６を経て、メモＩＪ　）ランジスタＴ１のド
レイ電極領域４に接続されている。ドレイン電極領域４
は、又、メモリマトリックスの同じ列の隣接する２個の
メモＩＪ　）ランジスタに共通である。

導体トラック１４及び２１は、メモリマトリックスの行
方向に延ひている。導体トラック１４は、メモリトラン
ジスタのゲート電極と書込みライン７１７２とを形成す
る。導体トラフ２１は、選択トランジスタＴ２のゲート
電極とワードライン７３．７４　とを形成する。

能動半導体領域８は、ソース電極領域３とドレイン電極
領域４との間に延びている。これら能動半導体領域８の
各々は、その２つの対向辺がソース電極領域３とドレイ
ン電極領域４とによって定められ、他の２つの対向辺が
フィールド絶縁層９によって定められている。能動半導
体領域８内には、電極１４と２１との間に、選択トラン
ジスタＴ２のドレイン電極と同時にメモリトランジスタ
Ｔ、のソース電極を構成する他の表面領域２７を設ける
。

ソース電極領域３及びドレイン電極領域４と表面領域２
７とはそれぞれＮ型領域であり、これる領域は普通Ｐ型
半導体領域７内てのトービンクによって設けられる。

能動半導体領域８と薄い絶縁層１０とを横切って延在す
る２個の別個のゲート電極１４及び２１を用いる場合に
は、記憶場所のゲート電極を構成する第１ゲート電極１
４の下側に位置し電荷蓄積用の境界層が存在しない薄い
絶縁層の部分１６の厚さは、第２ゲート電極２１の下側
にある薄い絶縁層ｌＯの部分２２の厚さにほぼ等しくす
るのが好適である。

特に、記憶場所をゲート電極１４と共通半導体７との間
に供給される読取電圧がほぼ０ボルトになように構成す
る場合には、部分１６及び２２を同じ厚さにして、部分
１６及び２１によって覆われる能動領域の部分における
しきい値電圧がＯとは異なるほぼ同し値にすると共に第
２電極２１によって制御さレルチャンネルをエンハンス
メント型とするのが望ましい。この場合、部分１６及び
２１を、製造中に同時に設けることができる。更にゲー
ト電極２１に０ボルトの電圧が供給される場合には、記
憶場所は選択されず、記憶場所の情報内容が妨害される
可能性は最小になる。その結果、メモリマトリックスを
比較的簡単に動作させることができる。

次に本発明半導体デバイスの動作を第１３図にもとづい
て説明する。この図はメモリマトリックス７０を線図的
に示し、長方形７０は、同時に、第７図の共通基板接続
部７０及び第８図〜第１２図の共通半導体領域７を示し
ている。従って、メモリマトリックス７０は、Ｎ型基板
領域２３内を延在する共通Ｐ型頭域７を有している。Ｎ
型基板領域２３を最大の正の電源電圧ＶＤＤに接続する
場合には、メモリマトリックス７０は、動作中集積回路
の残りの部分か１　　　　　　　　　　ら常に分離され
る。

メモリマトリックス内には、第７図に基づく２個の記憶
セルが示されている。マ）　ＩＪソックス各行は、メモ
リのワードを構成し、ワード又は選択ラインたとえばラ
イン７３を有し、書込又は制御ラインたとえばライン７
１を有している。マトリックスの各列は、第１ビツトラ
インたとえば７５又は７６及び第２ビツトラインたとえ
ば７７又は７８を有している。

デバイス１３０　は、更に、メモリマトリックス７０と
ブロックによって示される３個のデコーダ１３１゜１３
２、１３３とを具えている。デコーダ１３１を、第２ビ
ツトライン７７及び７８に接続する。このデコーダ１３
１によって、消去、書込又は読取動作の間に、第２ビツ
トラインが正しく接続され（′ａ、いは逆に接続されず
従ってオーブンあるいはフローティングされる）、デコ
ーダの外部から第２ビツトラインに供給される情報を通
過させることができ、あるいは読取中にマ）　ＩＪソッ
クスら供給される情報を記憶し及び又は外部に通過させ
ることができる。

デコーダ１３２を、ワード選択に用いる。１以上の入力
端子１３４　に供給されるワード選択情報に従って、各
ワード毎に、選択電圧Ｖ、及びその反転電圧Ｖｓが発生
される。選択されたワードに対しては、Ｖ、は最も正の
電源電圧ＶＤＤにほぼ等しく、ｖＳは最も負の電源電圧
ＶＥＥにほぼ等しい。選択されなかったワードに対して
は、ｖｓ　はＶＥＥにほぼ等しく、ｖ、はｖｎｏにほぼ
等しい。

デコーダ１３３は、１以上の入力端子１３５に供給され
る所望の動作モード（消去、書込、読取、予備状態）情
報に基ついて、選択されたワードの書込又は制御ライン
７１のための制御電圧Ｖ。、選択されなかったワードの
書込又は制御ライン７１のための制御電圧Ｖ、及び切換
電圧Ｖ、を発生する。

電圧Ｖ、は、又、共通基板接続部７０従って共通Ｐ型半
導体領域７に供給される。これら３つの電圧Ｖｃ、〜１
．及びｖｋの電圧レベルは、選ばれた動作モードに依存
する。デコーダ１３３は、３つの電源電圧、即ち最も正
の電源電圧ＶＤＤとほぼ０ボルトの電圧Ｖ。と最も負の
電源電圧ＶＥＲとを供給することができる。本実施例で
は、ＶＤＤは約＋５ボルトであり、ＶＥＥは約−１Ｏ〜
−１５ボルトである。

デコーダ１３１．１３２．　１３３は、既知の種々の方
法で実現することもできる。本実施例では、周辺回路を
、ＣＭＯ５技術に従って構成するのが好適である。

あるいは、次のようなデコーダ、即ち１以上のクロック
信号を用いて、情報信号の処理、及びｖ、。

Ｖ、、　Ｖ、及びＶ８のような制御信号の時間の関数と
しての変化を調整しこれらを互いに調整するデコーダを
用いることもてきる。

第１３図において、マトリックス７０の下側に示すよう
に、第１ビントライ７７５．７６　は共通制御スイッチ
Ｔ３を経てマ）　ＩＪソックス共通Ｐ型半導体領域７に
及び電圧ν、に接続される。スイッチＴ３は、共通半導
体領域７に設けられたＮ型ＭＯ３）ランジスタとして構
成される。スイッチＴ３は読取共通信号ｖ１１によって
制御される。この読取共通信号ｖＲは、読取状態中のみ
約＋５ポル）　（ＶＤ。）の値を有し、他の動作モード
中はほぼν５．に等しい。

従って読取状態では、すべての第１ビットライン７５．
７６は互いに接続され、読取電流が第１ビｌトラインを
経て流れ得る。たとえば約５ボルトの電圧レベルで第２
ビツトライン７７、７８にデコーダ１３１を経て電流を
供給することによって、読取を行うことができる。ある
いは、第２ビアトライン７７、７８を読取命令信号Ｖ、
の発生前にたとえば５ボルトに予備充電することができ
る。命令信号ｖＲの発生後に記憶トランジスタＴ１が導
通し又は導通しないで第２ビツトラインが電圧ｖＰ　に
まで放電するかその電圧を保持するかどうかは、選択さ
れたワードの情報内容によって定められる。

第１ビツトラインと第２ビツトラインの機能を、交換す
ることもてきる。このことは次のことを意味している。

即ち、第１ピントライン７５．７６をデコーダ１３１　
に接続することができ、第２ビツトライン７７、７８を
スイッチＴ３を経て共通半導体領域７及び電圧Ｖ、に接
続することができる。後者の構成又は回路配置は、次の
ような利点を有している。

即ち、読取状態では、第１ビットライン７５．７６を経
て供給される読取電圧が、実際に選択されたメモリトラ
ンジスタＴ１にのみ供給されることである。

第１ビ／トライン７５．７６　に接続されたキャパ／タ
ンスは、第２ビツトライン７７、７８　に接続されたキ
ャパンタンスよりも小さい。トランジスクＴ２ハ、それ
らが選択される場合には導通状態にのみある。

他方、メモリトランジスタＴ１ては、選択とは無関係に
情報内容が、これらトランジスタＴ１が導通状態にある
かあるいは非導通状態にあるかを決定する。更に、メモ
リトランジスタＴＩに電圧差が発生する回数が平均して
小さくなり、その結果トランジスタＴ１の情報内容が次
第に劣化する可能性が小さくなる。

スイッチＴ３を用いる結果、スイッチＴ３に接続された
ビットラインの側にあるすべてのメモリトランジスタＴ
、は、読取状態を除いて各動作状態においては接続され
ない。列の選択されないメモリセルにおいては、選択ト
ランジスタＴ２が導通していないので、メモリトランジ
スタＴ１はこのビットラインとは関係がない。この列の
選択されたメモリセルのメモリトランジスタＴ、はこの
ビットラインに接続された唯一のトランジスタである。

しかし、このビットラインは他には接続されていない。

従って、読取状態以外の他の動作状態の間に、デコーダ
１３１　に接続されたビットラインに存在する信号が、
導通状態にあるメモリトランジスタＴ１を経て、他の列
に漏話することが排除される。デコーダ１３１　が第１
ビツトライン７５□７６　に接続される場合には、これ
らビットラインの１つに存在する信号は、当該列の選択
されたメモリセルのメモリトランジスタＴ１にのみ到達
する。デコーダ１３１　が第２ビツトライン７７、７８
　に接続される場合には、これるビットラインの１つに
存在する信号が当該列のすべてのメモリトランジスタ１
゛１に到達する。しかし、他の列のメモリトランジスタ
Ｔ、には到達しない。

以上のことから次のことがわかる。即ち、消去動作、書
込動作あるいは予備状態、従って読取が発生しない期間
中にビットラインに沿うメモＩＪ　）ランジスクＴ１が
、デコーダ１３１　に接続されたビットラインによって
影響を受けない。

選択トランジスタＴ２が、直接ではなく第１３図に示す
ようにメモリトランジスタＴ、を経てデコーダ１３１　
に接続される場合には、選択信号ν５によるワード選択
は、この期間中では直接の影響を有さない。選択された
メモリセルのメモリトランジスタＴ１は、選択トランジ
スタＴ２に対向する側で開接続を保持する。実際には、
選択トランジスタＴ２が導通しているかあるいか導通し
ていないかによって差は生じない。読取状態においての
み、行又はワード選択が、選択トランジスタＴ２によっ
て行われる。消去及び書込状態では、ライン７１の制御
は行又はワード選択によって決定される。

この回路配置では、選択ライン７３を他の方法で制御す
ることもできる。各行に対して、信号Ｖ。

及び信号Ｖ、がＮＡＮＤゲートに供給され、このゲート
の出力端子が選択ライン・７３に接続される場合には、
選択トランジスタＴ２は選択された行において読取状態
でのみ導通する。他の動作状態では、すべての選択トラ
ンジスタＴ２は非導通状態にある。

その結果、スイッチＴ３を省略することができる。

すべての第１ビットライン７５．７６を、互いに直接に
及び又は共通半導体領域７及び電圧Ｖ、に直接接続する
ことができる。

メモリトランジスタＴ１のゲート電極に接続された書込
又は制御ライン７１は、関連する行が選択されるかある
いは選択されないかによって、電圧ｖｃ又は電圧Ｖ、を
有する。このためにはマトリックスの各行に対して２個
の転送ゲートを設ける。これら転送ゲートは、選択電圧
ν、及びＶ、によって制御され、電圧ｖｃを書込又は制
御ライン７１に通過させ、電圧Ｖ、を阻止するか、電圧
Ｖ、をライン７１に通過させ、電圧ＶＣを阻止する。各
転送ゲートは、既知のにように、Ｎチャンネルトランジ
スター３６及ｄＰチヤンネルトランジスタ１３７より構
成される。これらのトランジスタの主電流路は、互いに
並列に接続されている。選択電圧ｖｓ及びＶ、によるゲ
ート電極の制御によって、ゲートの両トランジスタが共
に導通するかあるいは共に導通しない。

情報を消去することができる状態においては、デコーダ
１３３　は、実際にはＶＥＨに等しい電圧Ｖ。

と実際にはシ、０に等しい電圧Ｖ、とを供給する。

従って、選択された行では、メモリトランジスタＴ１は
オフ状態にあり、境界層に蓄積された電荷は：共通半導
体領域７に流れ去る。この行にふける／モリトランンス
クＴ１のソース及びドレイン電極領域は、ν８．より低
い接合電圧である電位になる傾向にある。即ち、これら
電極領域と共通半導体領域との間のＰＮ接合が丁度順方
向に電流を流さなくなる。消去動作中は、第２ビツトラ
イン７７、７８を接続しないのが好適である。しかしこ
れらビットライン７７、７８を接続するときは、供給電
圧は、ν。。

に等しいかあるいは少なくともｖＤｎより小さい接合電
圧より低くすることが望ましい。これは、２本のビット
ラインから共通基板接続部７０に電流が流れるのを避け
るためである。

選択されない行では、メモＩＪ　）ランジスタＴ１のゲ
ート電圧は、■、＝シ、Ｄに等しい。これらメモリトラ
ンジスタＴ、には電位差を生じないので、情報内容は悪
影響を受けない。

従って、常に全行従って全ワードが消去されることに注
意すべきでしる。この行のメモリトランジスタＴ、は、
たとえば約−３ボルトのしきい値電圧を有するディプレ
ッション型に留まるかあるいはデイプレツンヨン型トナ
ル。

書込状態ではデコーダ１３３は、実際にはＶＤＤに等し
い電圧ＶＣと実際にはＶＥＥに等しい電圧Ｖ、とを供給
する。選択された行においては、ＶＥＥにほぼ等しい電
圧を関連する第２ビツトライン７７及び７８に供給する
ことによって、情報を書込むことができる。従って、メ
モリトランジスタＴ１のしきい値電圧は、約−３ボルト
からたとえば＋３ボルトに変化する。メモリトランジス
タは、ディプレッンヨン型からエンハンスメント型に移
る。

しかし、たとえば約０ボルト（約Ｖ。）の電圧が第２ビ
ツトライン７７及び又は７８に供給される場合、選択さ
れたメモリトランジスタＴ、のしきい値電圧は変化しな
い。

選択されない行では、メモリトランジスタＴ１のゲート
電極における電圧は、共通半導体領域７の電圧Ｖ、に等
しい（シＰ−ｖＥＥ）。これら行におけるトランジスタ
Ｔ１のしきい値電圧は、実際には変化しない。

読取状態では、デコーダ１３３は、実際はｖｏ（０ボル
ト）に等しい電圧Ｖ。と、実際にはり。に等しい電圧ｖ
Ｐ　とを供給する。この時、命令信号ν。

はり９．に等しい。スイッチＴ、及び選択トラン／スフ
Ｔ２のしきい値電圧は、たとえば約１．５ボルトである
。この状態では、前述したように、スイッチＴ３及び選
択された選択トランジスタＴ２は導通しており、選択さ
れない選択トランジスタＴ２は導通しない。制御電圧Ｖ
Ｃ＝Ｖ、・ｖｏによりメモリトランジスタＴ１の導通状
態は情報内容（ディプレフ・ンヨン型又はエンハンスメ
ント型）に対応するものとなる。更に、この制御電圧に
よれば、メモＩＪ　）ランジスタＴ１に発生する電位差
は可能な限り小さくなる。

又、予備状態即ち消去、書込及び読取がなされない状態
では、制御信号Ｖｃ及びν、が互いに等しいのが好適で
ある。この場合、制御信号に好適な値は、ｖｏに等しい
。この予備状態においては第２ビットライン７７及び７
８は接続しないか、あるいは１′。またはＶＤＤボルト
の電圧にするのが好適である。

ここに説明した種類の不揮発性メモリにおいては、消去
及び書込に対して比較的高い値の電源電圧が必要とされ
るのが普通である。上述した実施例では、その電源電圧
ＶＥＥは−１０〜−１５ボルトである。このような高い
電圧は、集積回路において、特にＰＮ接合の不所望な降
伏につながる。この電源電圧は、たとえはツェナーダイ
オードによって外部的に安全値に安定化するのが普通で
ある。この安全値を選ぶ場合に、用いられるツェナーダ
イオードの降伏電圧の公差と、集積回路において高い電
圧を受けるＰＩ１１接合の降伏電圧の公差とを考慮しな
ければならない。これらＰＮ接合の降伏電圧の偏差は、
たとえば製造工程における小さな偏差によって生じ（尋
る。

外部的に供給される電源電圧と内部的に用いられる電圧
との間の差を比較的小さく保持するためには、集積回路
において電源電圧を内部的に安定化させるのが好適であ
る。このようにして、集積回路の消費電力を軽減するこ
とができる。

本発明の範囲内ではこの安定化のために、第１４図、第
１５図又は第１６図に基つく回路を用いるのが好適であ
る。この安定回路及び関連する集ｆｊｔｌ造は、他の既
知の不揮発性メモリにも有益に用いることができる。

第１４図及び第１５図に示す安定化回路は、２個のＰチ
ャンネルトランジスタ１４１及び１４２から成る電流ミ
ラーと、基準ダイオード１４３　と、ダイオードとして
接続された１個以上のＮチャンネルトランジスタ１４４
　と、抵抗１４５を有している。トランジスタ１４４の
ゲート電極を、関連するトレイン電極に接続する。ダイ
オードとして接続されたこれらトランジスタ１４４を、
第１４図に示すように、Ｐチャンネルトランジスタ１４
２に直列に簡単に接続することができる。他の接続も可
能である。このような接続の例を第１５図に示す。ダイ
オードとして接続されるトランジスタ１４４の数の選択
によって、安定化された電源電圧ＶＥＥと、逆方向に降
伏モードで動作する基準ダイオード１４３に発生する基
準電圧ｖＲＥＦ　との間の電位差を決定する。３個のト
ランジスタ１４４によって、この実施例ではνＲＥＦ　
とＶＦｔＥとの間の差は約４ボルトとなる。

第１６図に示す好適な実施例は、更に、２個のＰチャン
ネルトランジスタ１４１．１４２から成る電流ミラーと
、基準ダイオード１４３と、抵抗１４５に加えて、ダイ
オードとして接続されたＰチャンネルトランジスタ１４
８と、ダイオードとして接続されたＮチャンネルトラン
ジスタ１４４を具えている。Ｐチャンネルトランジスタ
１４２　と直列にＮチャンネルトランジスタ１４４の代
わりにＰチャンネルトランジスタ１４８を用いることは
、次のような利点を有している。即ち、トランジスタ１
４２と１４８　との間の接続点における電圧が、製造工
程における偏差によって生じ得るしきい値電圧の小さな
変化に更に無関係となることである。Ｎチャンネルトラ
ンジスタ１４４のしきい値電圧も、製造工程における偏
差のためにわずかに変化し得るがＰチャンネルトランジ
スタとは反対の方向に変化する。Ｎチャンネルトランジ
スタ１４４におけるこの変化は、基準ダイオード１４３
と抵抗１４５との間の接続点における電圧変化によって
補償され、すなわちこの電圧変化がこのトランジスタ１
４４のＰ型基板ｔａを経てそのチャンネルに作用するこ
とに誹って補償される。前記接続点における電圧変化は
、Ｐチャンネルトランジスタのしきい値電圧変化によっ
て生じる。補償が行われる結果、安定化された電圧ＶＥ
ＥはＰチャンネル及びＮチャンネルトランジスタのしき
い値電圧の変化に対して比較的影響を受けない。

実施例ではトランジスタ１４１　、）ランンスタ１４２
、トランジスタ１４８及びトランジスタ】４４のチヱン
ネルの幅／長さ比は、それぞれ１８／８．３６０／８，
３６０／６゜２８８／６　に等しくした。２０〜２１ボ
ルトの電圧ＶＲＥＦ　て、安定化電圧ν、は、ＶＤＤの
レベルより１５〜１６ボルト低くした。従って、シ、ｏ
−５ボルトで、ν１．は一１０〜〜１１ボルトにした。

抵抗１４５の電流レベルは、約４００μ八にした。Ｎチ
ャンネルトランジスタ１４４ヲ流れる電流は２〜１０μ
八にした。

この安定化回路の電源は負側をがなり高抵抗にする。本
実施例では、これは次のようにして達成される。即ち集
積回路において、メモリマ）　ＩＪソックスＰ種領域７
と同時に得ることができるＰ型領域とすることのできる
抵抗１４５によって外部電源電圧ν　ＥＥを接続する。

正の側では、安定化回路を電源電圧Ｖ。に接続する。

安定化回路の満足な動作のためには、基準ダイオード１
４３の構成を適切に選ぶことが重要である。

本発明の範囲内では、メモリマ）　ＩＪソックスＰ型領
域と同時に得られるＰ型領域と、このＰ型領域内に設け
られ且つ選択及びメモｌランンスタＴ。

及びＴ２のソース及びドレイン電極領域と同時に得られ
るＮ型領域とによって構成される基準グイオートによっ
て、非常に満足すべき結果が得られた。

このような基準ダイオードを、第１７図及び第１８図に
線図的に示す。

半導体本体ｌは、メモリマトリックスのＰ種領域７と同
時に基板領域２３に設けられるＰ型領域１′０７を有し
ている。この領域１０７において、Ｎ型ダイｌ　　　　
　　　　　オート領域１０８を、トランジスタＴ１及び
Ｔ２の電極領域３．４及び２７と同時に設ける。領域１
０７　とダイオード領域１０８との間のＰＮ接合は、基
準電圧を決定するダイオード接合を形成する。ダイオー
ド領域１０Ｂは、環状あるいは少なくとも閉じた形状に
よって構成される接点領域１１０によって取り囲む。接
点領域用０はＰ型領域であり、このＰ型領域はＰ型領域
１０７の隣接部分よりも高いドーピング濃度を有し、集
積回路のＰチャンネルトラン／メタの電極領域と同時に
設けることができる。

ダイオード領域１０８を接続導体１１１　に接続し、接
点領域１１０を接続導体１１２に接続する。主要部分が
絶縁層２５上に延在するこれら接続導体１１１　及び１
１２を経て、基準ダイオードを、ＰチャンＺ・ルトラン
シスタ１４１及びＰチャンネルトランジスタ１４８ある
いはＮチャンネルトランジスタ１４４に接続することが
できる。Ｎチャンネルトランジスタ１４４は、同一のＰ
型領域１０７　あるいは類似の領域内に普通に設けるこ
とができる。Ｐチャンネルトランジスタ１４１．１４２
．１４８を、基板領域２３内に普通に設けることができ
る。

Ｐ型領域１０７は、同時に設けられるＰ型抵抗領域１４
５に接合される。このＰ型抵抗領域は、実際には全体的
にフィールド絶縁層９の下側に設けられ、端部に高トー
プ接点領域１４６を有している。

領域１４６は、領域１１０と同時に得られる。安定化す
べき外部電源電圧１１′ＥＨの接続のために、接点領域
１４６を導体トラック】４７に接続する。

この基準ダイオードは、実際には特に適切なものである
。その理由は、ＰＮ接合１０９が、動作中に最大の電圧
差が発生し、従ってブレークダウンから保護されなけれ
ばならない集積回路中のＰＮ接合に非常に類似している
からである。負の電源が、基準ダイオードの降伏電圧、
従って保護すべきＰＮ接合の降伏電圧より数個のダイオ
ード電圧（ダイオード’１４４）だけ低い値で安定化さ
れる場合は、得られる電圧スペースのかなり小さい損失
とともに、高い動作の信頼性が得られる。

好適な実施例では、基準ダイオードのダイオード領域１
０８を、比較的薄い絶縁層で覆われたＰ型領域１０７の
一部に隣接させ、導電層１１２に接続された導電層１１
３を、この絶縁層上に延在させる。

導電層１１３の下側にある絶縁層の厚さは、選択トラン
ジスタＴ２のゲート電極２１の下側の絶縁層２２の厚さ
に一致させるのが好適である。したがって、この絶縁層
は、又、第１８図において２２によって示される。

この実施例では基準ダイオードは、保護されるべきＰＮ
接合に一層類似したものとなる。トランジスタＴ、及び
Ｔ２の電極領域のＰＮ接合のブレークダウンが最も生じ
やすい状態は、Ｐ種領域７及び関連するゲート電極１４
及び又は２１が電圧νＥＥに接続され且つ関連する電極
領域が電圧ＶＩＩｎに接続されている状態である。この
状態は、たとえば、書込中に約０ボルトの前述した信号
の代わりに信号ＶＤＤが第２ビツトラインに供給される
列における非選択メモリトランンスタＴ、のドレイン電
極領域において生ずる。この状態は、また、周辺回路内
のトランジスタ、たとえばデコーダ１３２内、及びデコ
ーダ１３３及び書込又は制御ライン７１．７２に接続さ
れる転送ゲート内のトランジスタにおいて発生し得る。

接点領域１１０のように、導電層１１３及び下側の薄い
絶縁層２２は、環状であるかあるいは少なくとも閉じた
形状にして、半導体本体の表面てダイオード領域１０８
を取り囲むようにするのが好適である。

上述した実施例は、酸化処理、注入及び又は拡散処理、
ホトラッカー及びエツチング技術、デポ／ンヨン方法の
ような半導体技術における既知のプロセスによって完全
に製造することができる。

−例として、第８図から第１２図に基づく半導体デバイ
スを製造する好適な方法を更に詳細に説明する。

基板領域２３として、配向（１００）　　と３〜６ΩＣ
ｌ１１の抵抗率を有するＮ型シリコン体を用いることが
できる。この基板領域上に、パターン化された酸化マス
ク１８０（第１９図）を設けることができる。この酸化
マスクは、たとえば、約５００　人の酸化シリコンの薄
い層たとえばしＰＣＶＤによってこれに設けられた約１
３００人の厚さを有する窒化シリコン層とから構成され
る。必要ならば、窒化シリコンの表面層を、酸化シリコ
ンに変えることができる。

次に、ホトラッカ一層パターン１８１を設けることがで
きる。Ｐ型頭域７，１５のドーピングを注入法によって
与えることができる。たとえば、約ＩＸ１ｌＸ１０ｌ３
’の線量と約１２０ＫｅＶの注入１不／ｌ−４有するＢ
°１１イオンと、約５　ｘｌＯＩ３ａｍ−２の線量と約
１２０ＫｅＶのエネルギーを有するＢＦ’　２イオンと
を用いる。Ｂ゛１１１１イオントラッカ一層バクーン１
８１によってのみ阻止される。更に、ＢＦ−２イオンは
、酸化マスク１８０　によっても阻止される。

次に、第２ホトラッカ一層パターン１８２（第２０・図
）によって、Ｎ型部分２３内で表面に直接に設けられる
回路の素子の外側に＾５”イオンを注入して、高ドープ
Ｎ型チャンネル阻止領域２３°を得ることができる。適
切な線量はたとえば約２Ｘ］０−２ｃｍ−２であり、注
入エネルギーは１５０Ｋｅνとすることができる。この
注入のために、ホトラッカ一層パターン１８２及び酸化
スフ１８０の露出部分の両方は、完全なマスキングを形
成する。

約１１５０℃の湿式酸化雲囲気中での酸化処理及び酸化
マスク１８０の除去によって、第２１母の構造を得るこ
とができる。Ｐ型頭域７の深さはたとえば約５μｍであ
り、酸化シリコン層９の厚さはたとえば約１３μｍであ
る。酸化シリコン層９は、製造される半導体デバイスの
フィールド絶ｆｆ１ｌのパターンに一致するパターンを
有している。このパターンは、回路素子を設けるために
定められた半導体本体の表面部分を自由に残している。

次に、約２０人の酸化シリコン層を、たとえばブラスマ
酸化によって供給する。この酸化シリコン層を、窒化シ
リコンを有するＮＰＣＶＤによって、約３００　人の厚
さまで被覆する。メモリトランジスタに対する絶縁層は
、この二重層から形成される。

ホトラッカ一層パターンを用いるプラズマエッチンク処
理によって、この二重層の所望部分１０　（第２１図及
び第２２図）のみが、半導体本体上に薄い第１絶縁層と
して残される。絶縁層１０は、半導体表面上に直接に存
在し、厚い絶縁層９から一定の距離に延在する少なくと
も２つの対向縁部を有している。この実施例では、薄い
第１絶縁層１０を、この段階で、その全体の周辺に沿っ
てフィールド絶縁層９によって取り囲み、この絶縁層１
０がこのフィールド酸化物９から全く自由に存在するよ
うにする。

絶縁層ｌＯのパターンが得られたのちに、約１０００℃
の熱処理を、乾燥酸化雰囲気中において行う。

これによって、約６５０人の厚さを有する酸化層１６が
得られる。この酸化層１６は、薄い第２絶縁層を形成す
る。この絶縁層は、第１絶縁層によって覆われない回路
素子を設けるために予定された表面部分の少なくとも残
りの部分を被覆する。最終的には第２ゲート電極２１の
下側及び第１ゲート電極１４の一部の下側に存在する絶
縁層１６の厚さを、薄い第１絶縁層ｌＯの厚さより大き
くするのが好適である。第１絶縁層ｌＯは、第１副層１
１と第２副層１２と電荷蓄積のための境界層とを具えて
いる。次に、多結晶シリコンから形成されるゲート電極
＋４．２１゜１８３を普通の方法で設けることができる
。これらゲート電極は、たとえば約４０００人の厚さを
有しており、たとえばリンによってドープされ、たとえ
ば約３０Ωの面積抵抗を有している。記憶場所のゲート
電極１４は、第１及び第２の薄い絶縁層１０及び１６を
それぞれ被覆し、及び厚い絶縁層９を部分的に被覆する
。

ゲート電極１４．２１．１８３を、マスクとして用いて
、エツチングによって絶縁層１６の余分な部分を除去す
ることができる（第２３図）。次にエツチング処理、好
適にはプラズマエツチング処理を行う。これによって、
ゲート電極１４によって覆われない絶縁層１０の部分が
除去される。

従って、薄い第１絶縁層１０は２回エッチンクされる。

即ち、１回目はゲート電極を設ける前であり、このエツ
チングによりゲート電極の方向に対して横切って延在す
るこの絶縁層１０の２つの対向縁が厚い絶縁層９から一
定の距離に位置するようにし、２回目は、ゲート電極が
設けられた後である。遅くともこの第２回目のエツチン
グ処理の後に、薄い絶縁層１０の全周が厚い絶縁層９か
ら一定の距離に位置するようにする。

これは必要ではないが、得られる構造を、約４００人の
厚さを有する窒化ンリコン層１８４によって覆うのが好
適である。次にＢＦ”２イオンの注入を、約８Ｘ１０”
ａｍ−２の線量で１５０にｅＶにおいて行う。この処理
１ｔ、Ｐチャンネルトランジスタの電極領域のようなＰ
型領域１８５、及び第１７図及び第１８図に基づく集積
化電圧安定化回路の領域＋１０及び１４６を得るのに役
立つ。このドーピング処理は、マスクを用いることな（
行うことができる。

ホトラッカ一層パターン１８６によって（第２４図）、
選択及びメモリトランジスタのようなＮチャンネルトラ
ンジスタの電極領域３．２７．４に対してドーパントを
部分的に注入する。たとえば、約８０ＫｅＶのエネルギ
ーで、リンイオンを用いる。線量は、約３．５　ＸＩＯ
”ｃｍ−２となり得る。マスクとして同じパターン１８
６を用いるこの注入処理の後に、窒化物層１８４の露出
部分を除去することができる。

ホトラッカ一層パターン１８６を除去した後、たとえば
、酸化ンリコン層１８７（第２５図）を、気相からデポ
ジットする。この層１８７の厚さは、約６０００人とな
る。酸化物層１８７は、既知のようにリンでドープする
のが好適である。このドーピングは、層のテボンヨンの
間にあるいはデポジションの後に、酸化物層１８７内に
まず始めに普通に接点窓をエツチングし、リンを含む雰
囲気中で約１０００℃の温度において熱処理を行う。こ
の処理の後でのみ、Ｐ型領域１８５上にある接点窓内に
存在する窒化層１８４の部分をエツチング処理する。こ
の場合特に次のような利点が得られる。即ち、最后に述
べた熱処理の間に、リンのドーピングがＰ型領域１８５
内に侵入出来ないことである。

Ｐ型領域１８５の最終的な侵入深さは、たとえば０．５
μｍである。Ｎ型領域３，４．２７は、約１μｍの厚さ
を有する。

接点窓を完全に開け、清浄化した後に、たとえばアルミ
ニウムあるいは他の適切な導電性材料の導電接続部１８
８のパターンを、普通の方法で設けることができる。こ
れら導電接続部１８８は、Ｐ型領域１８５と、種々のＮ
型領域と、図示しない領域で導体トラック及び又は多結
晶シリコンから形成されたゲート電極１８３．２１．１
１とに直接に接触される。

本発明は上述した実施例にのみ限定されず、当業者によ
れば、本発明の範囲内で多くの変形が可能なことがわか
る。たとえば、半導体材料とじてンリコンの代わりに、
たとえばゲルマニウムあるいはＡ、−ＢＶ化合物を用い
ることもできる。窒化ンリコン又は酸化アルミニウムを
絶縁層として使用することができる。フィールド絶縁層
として働く絶縁層を、部分的酸化以外の他の通常の方法
によって得ることができる。ポリシリコントラックに適
切な珪化金属を設けることができ、あるいはこのトラン
クをモリブデン又は適切な珪化金属のような適切な金属
によって全体的に又は部分的に置き換えることができる
。

導電型は一例として挙げたにすぎず、交換することもで
きる。この場合には示した電圧を対応するように適合す
ることができる。更に、本発明にかかわる記憶場所を、
既知の他の方法でメモリマトリックスにおいて組み合わ
せることができ、メモリマトリ・ノクスを、上述した以
外の他の方法で用い、且つ制御することができる。不揮
発性メモリトランンスタを、メモリマトリックス以外の
他の応用に用いることもできる。

【図面の簡単な説明】

第１図は、本発明半導体デバイスの第１実施例の平面図
を線図的に示す図、 第２図は、この第１実施例の第１図の■−■線における
断面を線図的に示す図、 第３図は、この第１実施例のソース電極領域かるドレイ
ン電極領域への断面を線図的に示す図、第４図は、第１
実施例の変形例の対応する断面を線図的に示す図、 第５図及び第６図は、本発明半導体デバイスの他の変形
例の断面を線図的に示す図、 第７図は、本発明半導体デバイスの第２実施例に関連す
る電気回路図、 第８図は、第２実施例の平面図を線図的に示す図、 （′〜”１２１゛・１２ＮＭｋ％Ｉ（Ｄ’ｌＥ長■的に
示す図、 第１３図は、本発明半導体デバイスの動作を説明するた
めの電気回路図、 第１４図、第１５図及び第１６図は、本発明半導体デバ
イスと共に半導体本体に好適に集積化することのできる
電源電圧安定化回路の電気回路図、第１７図及び第１８
図は、この安定化回路の集積化した実施例の一部の平面
及び断面を線図的に示す図、 第１９図〜第２５図は、本発明半導体デバイスの製造方
法の種々の製造段階を示す図である。 １　・半導体本体　　　　３．４・電極領域５．６・・
・整流接合　　　７・・・共通半導体領域８・・・能動
半導体領域　　９・・厚い絶縁層１０・・薄い絶縁層　
　　　］１．１２・副層１７・・・遷移領域　　　　　
１８・・・絶縁層１９、２０・・・導体トラック　２３
・・・Ｎ型基板領域２４・・・窓 ７０・・・メモリマトリックス ７１．７２・・・書込ライン ７３、７４・・・ワードライン ７５、７６　　・・第１ビツトライン ７７、７８・・・第２ビツトライン １３１、１３２．１３３・・・デコーダ１３６・・・Ｎ
チャンネルトランジスタ１３７・・・Ｐチャンネルトラ
ンジスタ１４３・基準ダイオード　１８０・・・酸化マ
スク１８１・・・ホトラッカ一層パターン １８４　　・・窒化ンリコン

Claims (1)

【特許請求の範囲】
1. １、絶縁ゲート電極を有する少なくとも１個の記憶場所
   を具える半導体デバイスを製造するにあたり、半導体本
   体（１）の表面（２）に、製造すべき半導体デバイスの
   フィールド絶縁層（９）のパターンに相当するパターン
   を有する厚い絶縁層（９）を設け、このパターンは、１
   個以上の記憶場所のための絶縁層（１０）及び回路素子
   を設けるために予定された表面の自由な部分を残し、前
   記半導体本体に、電荷蓄積用の境界層を得るのに適した
   薄い第１絶縁層（１１、１２）を設け、この薄い第１絶
   縁層（１１、１２）は、設けるべき記憶場所の領域にお
   いて、表面（２）の露出部分に位置すると共に少なくと
   も２個の対向縁が前記厚い絶縁層（９）から一定の距離
   離れて延在するようなパターンに形成し、次いで回路素
   子を設けるために予定された、前記第１絶縁層によって
   被覆されていない表面の前記部分の残りの部分を、薄い
   第２絶縁層（１６）によって被覆し、次いで前記第１及
   び第２の薄い絶縁層（１１、１２及び１６）と前記厚い
   絶縁層（９）とを部分的に覆う適切な材料のゲート電極
   （１４、２１、１０３）を設け、次いでゲート電極（１
   ４）によって覆われない前記薄い第１絶縁層（１１、１
   ２）の部分を除去し、回路素子を設けるために予定され
   た表面の部分上に存在する前記薄い第１絶縁層（１１、
   １２）の残存部分がその全周に沿って前記厚い絶縁層（
   ９）から一定の距離に位置するようにしたことを特徴と
   する半導体デバイスの製造方法。