JPH0516670B2 - - Google Patents

Description

【発明の詳細な説明】 従来技術 本発明は、絶縁ゲート電極を有する少なくとも
１つの記憶場所を具える半導体デバイスの製造方
法に関するものであり、特に、表面と該表面に隣
接する電極として機能する少くとも１個の電極領
域を有する半導体本体を具え、この電極領域は、
この電極領域及び前記記憶場所に共通の第１導電
型の半導体領域と整流整合を形成し、前記電極領
域は表面上でみて、能動半導体領域に連続し、こ
の能動半導体領域は、所定の部分が隣接電極領域
によつて定められ且つ少なくとも他の部分がフイ
ールド絶縁層として機能する厚い絶縁層によつて
定められる境界を有し、薄い絶縁層が前記能動領
域上に存在し、この薄い絶縁層は少なくとも第１
及び第２副層を具え、この第２副層は、前記第１
副層によつて前記能動領域から分離され、前記第
１副層と前記第２副層との間の界面に及び又はこ
の界面の付近に、前記記憶場所の情報内容を定め
る電荷を蓄積し得る境界層を具え、前記能動領域
から絶縁されたゲート電極が前記副層上に延在
し、このゲート電極は、前記フイールド絶縁層に
よつて定められる前記能動領域の境界を越える部
分で前記フイールド絶縁層上まで延在している半
導体デバイスの製造方法に関するものである。

このような半導体デバイスは、“I.E.E.E.会報”
64巻、No.７，1976年７月の1039〜1059ページによ
り知られている。記憶場所は、メモリ電界効果ト
ランジスタの一部を形成する。能動領域は、ソー
ス電極領域とドレイン電極領域との間に設けられ
ている。この文献によれば、このようなメモリト
ラジスタにおいて生じ得る問題点の一つが“サイ
ドウオーク（Sidewalk）効果”として1047ペー
ジに記載されている。厚いフイールド絶縁層と薄
い絶縁層との間に、絶縁材料の厚さが徐々に増大
する遷移領域が存在する。メモリトランジスタに
おける反復書込及び消去の結果、遷移領域のゲー
ト電極の下側の境界層にも電荷が徐々に蓄積され
る。したがつて、遷移領域のしきい値電圧が変動
する。このしきい値電圧の値は、メモリトランジ
スタプロパー（proper）の高いしきい値電圧と
低いしきい値電圧との間の値になる。メモリトラ
ジスタの記憶状態の読取りは、この事実により問
題を生じる。すなわち、メモリトランジスタプロ
パーが読取時に導通し得ない高しきい値電圧の状
態においてこれより低いしきい値電圧を有する遷
移領域の下側で電流の通過が可能となることであ
る。この問題は、半導体本体の遷移領域の下側
に、メモリトランジスタのソース電極領域及びド
レイン電極領域の導電型とは反対の導電型の高ド
ープ表面領域を設ける事によつて解決することが
できる。これら表面領域のドーピング濃度は、遷
移領域の下側の電流の通過を防止するために、し
きい値電圧が充分高くなるように選ぶ。

上述した解決方法は、実際には難点が生じる。
既知のように、前述した種類のメモリトランジス
タにおける書込及び消去は、かなり高い電圧を必
要とする。これら電圧は、25ボルト又は30ボル
ト、時には35ボルトとなる。したがつて、ソース
及びドレイン電極領域と共通半導体領域との間の
整流接合の降服電圧についてかなり高い要求が課
される。遷移領域の下側に高ドープ表面領域を用
いる場合、これら表面領域とソース及びドレイン
電極領域との間の距離を充分大きく保たないと、
降服電圧が著しく低下してしまう。このため、こ
の降服電圧の減少を許容するようメモリトラジス
タのチヤシネルを相当長くする必要が生ずる。

発明の目的 本発明の目的は、遷移領域の上記の問題に対し
て他の解決方法を提案することにあり、この方法
によれば降服電圧の減少をほとんど生ぜず、また
この方法を比較的短いチヤンネル長を有するメモ
リトランジスタに用いることもできる。

発明の構成 本発明は絶縁ゲート電極を有する少なくとも１
個の記憶場所を具える半導体デバイスを製造する
にあたり、半導体本体の表面に、製造すべき半導
体デバイスのフイールド絶縁層のパターンに相当
するパターンを有する厚い絶縁層を設け、このパ
ターンは、１個以上の記憶場所のための絶縁層及
び回路素子を設けるために予定された表面の自由
な部分を残し、前記半導体本体に、電荷蓄積用の
境界層を得るのに適した薄い第１絶縁層を設け、
この薄い第１絶縁層は、設けるべき記憶場所の領
域において、表面の露出部分に位置すると共に少
なくとも２個の対向縁が前記厚い絶縁層から一定
の距離離れて延在するようなパターンに形成し、
次いで回路素子を設けるために予定された、前記
第１絶縁層によつて被覆されていない表面の前記
部分の残りの部分を、薄い第２絶縁層によつて被
覆し、次いで前記第１及び第２の薄い絶縁層と前
記厚い絶縁層とを部分的に覆う適切な材料のゲー
ト電極を設け、次いでゲート電極によつて覆われ
ない前記薄い第１絶縁層の部分を除去し、回路素
子を設けるために予定された表面の部分上に存在
する前記薄い第１絶縁層の残存部分がその全周に
沿つて前記厚い絶縁層から一定の距離に位置する
ようにしたことを特徴とする。

本発明を用いると、電荷蓄積用の境界層はもは
や遷移領域には延在せず、その結果、遷移領域に
おけるしきい値電圧は、実際には、記憶場所の書
込及び消去の間に変動しない。ゲート電極の下側
に位置し且つ電荷蓄積用の境界層が存在しない薄
い絶縁層の部分の厚さを適切に選ぶことによつ
て、記憶場所のこれら部分におけるしきい値電圧
を、記憶場所が読取られるときゲート電極に供給
される電圧より大きい値に固定することができ
る。読取り中は、単に、記憶場所の状態が、第１
導電型とは反対の第２導電型の導電層がゲート電
極の下側に存在するか否かを決定するだけであ
る。記憶場所の縁部は、読取り中は常に非導通状
態にある。

前記記憶場所が、少なくともソース電極領域と
ドレイン電極領域とを具えるメモリトランジスタ
の一部を形成し、前記能動半導体領域を、これら
ソース電極領域とドレイン電極領域との間に設
け、前記第１及び第２副層を具える薄い絶縁層
が、前記メモリトラジスタに対するゲート絶縁層
を構成するのが好適である。

記憶場所を、情報内容に従つて２つの異なる状
態が生成し、一方の状態ではしきい値電圧（記憶
場所におけるゲート電極の下側に、第１導電型と
は反対の２導電型の導電層が丁度存在しなくなる
電圧）が正になり、他方の状態でこのしきい値電
圧が負になるように構成すれば情報内容を零ボル
トのゲート電極電圧で読取ることができる。従つ
て、動作状態中に、情報内容に影響を与え得る電
位差が記憶場所に発生する期間が減少する。

また、前記ゲート電極の下側に位置し且つ電荷
蓄積用の境界層が存在しない前記薄い絶縁層の部
分における領域での前記しきい値電圧が、第１導
電型とは反対の第２導電型の反転層をこの領域で
ゲート電極に供給される電圧によつてのみ形成す
ることのできる値を有するようにするのが好適で
ある。この場合、記憶場所あるいはメモリトラン
ジスタのこの部分は、エンハンスメント型であ
る。ゲート電極の０ボルトの（読取）電圧で、第
２導電型の導電層は、記憶場所のこの部分に生じ
ない。

本発明を用いると、ゲート電極の下側にあり且
つ電荷蓄積用の境界層が存在しない薄い絶縁層部
分が、第１及び第２副層と電荷蓄積用の境界層と
を有する薄い絶縁層部分の厚さを越えない厚さを
有する構造によつて、満足すべき結果が得られ
た。しかし、ゲート電極の下側にある薄い絶縁層
部分における厚さの差を、薄い絶縁層と厚い絶縁
層との間の厚さの差よりもかなり小さく保つのが
好適である。この点に関し、本発明半導体デバイ
スの重要かつ好適な実施例では、前記ゲート電極
の下側に位置し且つ電荷蓄積用の境界層が存在し
ない前記薄い絶縁層の部分の厚さを、フイールド
絶縁層として働く前記厚い絶縁層の隣接部分の厚
さの少なくとも1/10、好適には1/20以下に充分小
さくする。

本発明半導体デバイスの他の重要な実施例で
は、前記絶縁ゲート電極が第１ゲート電極を構成
し、少なくとも１個の第２絶縁ゲート電極が前記
能動半導体領域及び前記薄い絶縁層上を延在し、
前記第２ゲート電極の下側の前記薄い絶縁層内に
は電荷蓄積用境界層が存在せず、前記第２ゲート
電極は、表面上で見て、前記第１ゲート電極と前
記電極領域との間に位置し、前記第２絶縁層の下
側の薄い絶縁層の厚さを、前記第１ゲート電極の
下側に位置し且つ電荷蓄積用の境界層が存在しな
い前記薄い絶縁層の部分の厚さに実質的に等しく
する。

第１及び第２ゲート電極を、互いに絶縁し、互
いにわずかに重なるように配置することができ
る。あるいは、これら電極を、互いに一定の距離
離して配置することができ。この場合には、他の
電極領域を、これら２個のゲート電極間の能動半
導体領域内に設ける。

実施例 以下、本発明の実施例の図面に基づいて説明す
る。

本発明半導体デバイスの第１実施例を、第１図
及び第２図に示す。このデバイスは、絶縁ゲート
電極を有する少なくとも１個の記憶場所を具える
半導体本体１を有している。この記憶場所は、こ
の実施例においてはメモリ電界効果トランジスタ
の一部を形成している。半導体本体１は、２個の
電極領域３及び４が隣接する表面２を有してい
る。これら電極領域は、それぞれソース電極及び
ドレイン電極として機能し、第１導電型の共通半
導体領域７とそれぞれ流合接合５及び６を形成す
る。表面２において見ると、電極領域３及び４
は、能動半導体領域８に隣接している。この半導
体領域８は、これら電極領域３と４との間にあ
り、ある部分は隣接電極領域３により、他の部分
は隣接電極領域４により、さらに他の部分はフイ
ールド絶縁として働く厚い絶縁層９により定めれ
る境界を有している。能動領域８上に、薄い絶縁
層１０を設ける。絶縁層１０は、少なくとも第１
副層１１及び第２副層１２を有している。第２副
層１２は、第１副層１１によつて、能動半導体領
域８から分離されている。第１副層１１と第２副
層１２との界面１３に及び又は界面１３の付近に
境界層を設ける。この境界層は、メモリトランジ
スタの情報内容を定める電荷を普通の方法で蓄積
することができる。能動半導体領域８から絶縁さ
れたゲート電極１４は、電極領域３と４との間で
あつて副層１１及び１２上に延在している。この
ゲート電極は、フイールド絶縁層９によつて定め
られる能動半導体領域８の境界でフイールド絶縁
層９上に延在している。

半導体領域７は、たとえば、3Ωcm〜6Ωcmの抵
抗率を有するＮ型シリコンにより構成する。電極
領域３及び４はホウ素がドープされたＰ型領域で
構成することができる。フイールド絶縁は、１〜
1.5μｍの厚さを有する酸化シリコン層９で構成す
ることができる。この層９の下側に、高ドープＰ
型チヤンネル阻止領域１５を、普通の方法で設け
ることができる。PN接合５及び６の所望の降服
電圧とチヤンネル阻止領域１５において用いられ
るドーピング濃度とに基づいて、チヤンネル阻止
領域１５を、次のように設けるたとができる。即
ち、チヤンネル阻止領域１５が、電極領域３及び
４に直接に隣接するか、あるいはチヤンネル阻止
領域１５が、これら電極領域３及び４から一定の
距離にあるよう設ける。

メモリトランジスタの誘電体層は、たとえば、
約20Åの厚さを有する酸化シリコンの薄い第１副
層１１と200〜500Åの厚さを有する窒化シリコン
の第２副層１２とから構成する。ゲート電極は、
アルミニウム又は多結晶シリコンのような適切な
導電材料で構成する。

本発明では、この実施例では界面１３に及び又
は界面１３の近くに存在する電荷蓄積用の境界層
の拡がりは、能動領域８より小さい領域に制限す
る。即ち、この境界層と界面１３とを、フイール
ド絶縁層９によつて定められる能動領域８の境界
から一定の距離に位置させる。そしてゲート電極
１４は、能動領域８のこの境界と境界層が占める
領域との間では電荷蓄積用の境界層が存在しない
薄い絶縁層１０の一部１６上を延在する。

この実施例では、制限された拡がりを有する境
界層は、制限された拡がりを有する第２副層１２
を用いることによつて得られる。この第２副層
は、記憶トランジスタのチヤンネル幅の方向に全
能動領域８上に延在せず、チヤンネル領域の中央
部のみを覆つている。チヤンネル長の方向では、
第２副層１２は実際はゲート電極１４と同じ寸法
を有するので、この方向では実際はソース電極領
域３からドレイン電極領域４への全チヤンネル領
域が覆われる。

制限された拡がりを有する境界層を用いること
によつて、薄い絶縁層１０が厚い絶縁層９に遷移
する遷移領域１７内に存在する境界層を簡単に除
去することができる。記憶トランジスタの既知の
構造では、第２副層１２は全ゲート電極の下側に
あるか、又は副層１２は、チヤンネル幅の方向
に、少なくとも一方の側のフイールド絶縁９上か
ら能動領域８上を反対側のフイールド絶縁９上ま
で延在する。従つてこの場合、境界層及び界面１
３も遷移領域１７内に存在する。この遷移領域１
７におては、下側絶縁層の厚さは、比較的小さな
値から厚いフイールド絶縁層９の大きな値にまで
急速に増大する。

既知のように、境界層と下側半導体材料及び又
は上側ゲート電極との間の電荷の交換は、供給さ
れる書込及び消去電圧の値のみならず、これら電
圧の持続期間にも依存する。

既知の構造では、電荷は、境界層に蓄積される
と共に絶縁層が次第に厚くなる遷移領域１７にも
蓄積され、この領域に蓄積され電荷の量は書込及
び消去パルスに適正に従わないことがわかつてい
る。その結果、遷移領域の下側では、メモリトラ
ンジスタのしきい値電圧が、高しきい値電圧と低
いしきい値電圧との間の不所望なレベルになる。
これを避けるために既知の方法では、遷移領域の
下側の半導体表面に、高ドープ領域を用いる。こ
の領域は、共通半導体領域と同じ導電側を有し、
そのドーピング濃度は遷移領域の下側のしきい値
電圧が常に次のような値、即ち、読取電圧がゲー
ト電極に供給された時に、ソース電極とドレイン
電極との間の遷移領域に沿つて電流が決して流れ
ないような値となるように選択される。

本発明を用いることによつて、遷移領域の下側
のこのような高ドープ領域とその製造に必要とさ
れる処理工程とが不必要となる。薄い絶縁層１０
の部分１６の厚さは、普通、次のように簡単に選
ぶことができる。即ち、少なくともゲート電極１
４に供給される読取電圧において部分１６の領域
におけるしきい値電圧が越えられて、ソース電極
とドレイン電極との間の電流の通過が部分１６の
下側で可能とならないように選ぶ。薄い絶縁層１
０の部分１６と副層１１及び１２を具えるトラン
ジスタの記憶部プロパーとの間の連接部に遷移領
域が形成されない限り、連接される両部の厚さの
差は、遷移領域１７におけるよりも充分小さい。
従つて、部分１６と部分１１，１２との間の遷移
領域は、かなり狭く、さらに厚さの差が小さい結
果、生じ得る高及び低しきい値電圧からの偏位が
充分小さくなる。こ点については、薄い絶縁層１
０の部分１６の厚さがフイールド絶縁９の厚さの
少なくとも1/10、好適には1/20もしくはそれ以上
小さい場合に有益である。

本発明は、蓄積電荷が捕獲されるすべての種類
の不揮発性メモリトランジスタに適用できること
がわかる。蓄積効果は、酸化シリコン及び窒化シ
リコン又は酸化シリコン及びアルミナのような異
なる材料の副層を用いることにより、及び又は異
なる材料又は同じ材料の２つの副層間にたとえば
シリコン粒子を与えることによつて得ることがで
きる。あるいは、シリコン原子またはシリコンイ
オン又は他の適切な原子又はイオンを与えて、電
荷蓄積のための境界層を形成することができる。
このような原子及び又はイオンは、ほぼ均質な絶
縁層に一定の深さでのイオン注入によつても与え
ることができる。この場合、第１副層は、半導体
表面から電気蓄積用の境界層を分離する絶縁層の
下側部によつて構成され、第２副層は、境界層の
上側に配置され且つゲート電極から境界層を分離
する絶縁層の部分によつて構成される。

ゲート誘電体層は、２つの副層よりも多い副層
を有することもできる。従つて本実施例では、窒
化シリコン層１２とゲート電極１４との間に、更
に他の酸化シリコン層（図示せず）を設けること
ができる。このような追加の酸化シリコン層はた
とえば気相からデポジツトすることができ、ある
いは窒化シリコン層の上側部の変換によつて得る
ことができる。

本実施例では、このデバイスは、第３図に略図
的に示される断面（ソース電極領域３からドレイ
ン電極領域４方向に見た）を有している。薄い絶
縁層１０と副層１１，１２とゲート電極１４と
は、ソース電極領域３からドレイン電極領域４へ
延在している。更に第３図は、次のことを示して
いる。即ち、電極領域３及び４に絶縁層１８を設
け、この絶縁層に導体トラツク１９及び２０への
電極領域３及び４の接続用の窓を形成することが
できる。更に必要ならば、たとえばメモリトラン
ジスタの改善されたパシベージヨン
（passivation）及び保護のために全体の構造が更
に他の絶縁層（図示せず）を具えることができ
る。

上述した実施例の変形例によれば、第１副層は
蓄積効果プロパーが得られる領域に薄い部分１１
ａと、ソース領域３及び又はドレイン領域４の付
近に厚い部分１１ｂとを有している（第４図）。
厚い部分１１ｂの厚さは、次のように選ぶ。即
ち、読取電圧がゲート電極１４に供給されると、
厚い部分の領域のしきい値電圧が越えられて反転
層がこれら部分の下側に存在するように選ぶ。こ
の構造では、記憶トラジスタは、エンハスメント
型のトランジスタとして常に機能する。更に、こ
の構造は、ソース及び又はドレイン電極領域３，
４と共通半導体領域７との間のPN接合のかなり
高い降伏電圧を得るのに適している。

前述した実施例の他の変形例（第５図）では、
メモリ電界効果トランジスタは、少なくとも２個
通常は３個の電極を有している。これら電極は、
互いにほぼ平行であり、ソース電極領域３からド
レイン電極領域４の方向に見て、能動領域８上に
連続的に延在している。電荷蓄積用の境界層は、
ゲート電極１４即ち第１ゲート電極の下側にのみ
存在する。ゲート電極１４とドレイン電極領域４
との間及び又はソース電極領域３とゲート電極１
４との間に、更に他の第２絶縁ゲート電極２１を
設ける。この第２絶縁ゲート電極は、適切な誘電
体層２２、主として酸化シリコンによつて能動半
導体領域８から分離されている。ゲート電極１４
及び２１は、互いに絶縁されている。ゲート電極
２１はそれぞれ個別に制御することができるが、
多くは電気的に互いに接続されている。これらゲ
ート電極は、たとえば、選択の目的に用いること
ができる。従つて、メモリトランジスタはゲート
電極２１の選択電圧によつて選ぶことができる。
一方、ゲート電極１４には、読取電圧を供給す
る。この読取電圧の値は、選択電圧とは無関係に
選ぶことができ、大型メモリではすべてのメモリ
トラジスタ又は少なくとも多数のメモリトラジス
タの共通にし得る。ゲート電極１４を、たとえば
酸化シリコンの絶縁層１８７で覆うことができ
る。このような絶縁層１８７は、他の実施例にお
いても用いることができる。

記憶場所は、必ずしもメモリ電界効果トランジ
スタの部分を形成しない。変形例では、記憶場所
はキヤパシタンスを形成し、そのキヤパシタンス
と電極領域３との間で能動領域８情報に、絶縁さ
れた転送あるいは選択電極２１を設ける（第６
図）。この例では、能動領域は第１辺が領域３に
より、他の辺がフイールド絶縁層９によつて制限
される。本例では電極領域３とは反対側の第３辺
側でも、電荷蓄積用の境界層が、フイールド絶縁
層９上に延在しないようにするのが好適である。
ゲート電極１４は、境界層によつて占められ且つ
第２副層の拡がりによつて実際に定められる領域
とフイールド絶縁層９により限界される能動領域
８の第２及び第４辺（本例では第３辺も含む）を
越える部分との間において電荷蓄積用の境界層が
存在しない薄い絶縁層１０の部分１６上を延在す
るようにする。

記録された情報の所望の保持時間との関係で、
ゲート電極１４に低い読取電圧を用いることが望
ましい。メモリトランジスタの非選択状態及び読
取状態において、ゲート電極１４と共通半導体領
域７との間の電圧差が実際には０又は少なくとも
非常に小さい場合には、絶縁層１０内における電
界強度が小さく、記憶トランジスタの情報内容は
殆ど変化しない。しかし、このような低い読取電
圧手段を用いることは記憶トランジスタが一方の
状態ではエンハスメント型に、他方の状態ではデ
イプレツシヨン型になるということを意味する。
即ち換言すれば、記憶場所が２つの状態を取るこ
とができ、即ち第１導電型とは反対の第２導電型
の導電層を記憶場所のゲート電極の下側に生じな
いしきい値電圧が、一方の状態では正になり、他
方の状態では負になることを意味し、このこと
は、メモリトランジスタを同時に選択トランジス
タとしても用いるのに望ましくない。選択トラン
ジスタは常にエンハンスメント型とするのが望ま
しく、従つてゲート電極に選択電圧がない場合あ
るいは０ボルトの電圧の場合に、選択トランジス
タは常に非導通状態になるものとするのが望まし
い。

本発明を用いる場合にも、実際には０ボルトの
低い読取電圧を供給することができるようにする
のが重要である。その理由は、この場合には薄い
絶縁層１０の部分１６と記憶部分プロパーとの間
の遷移領域が、デバイスの動作中消去又は書込動
作の間のみ、境界層と共通半導体領域７及び又は
ゲート電極１４との間の電荷の交換が生じ得る強
さを有する電界を受けるだけとなるからである。
これら遷移領域において電荷の妨害交換が依然と
して生じる限り、０ボルトの読取電圧を用いるこ
とによつて、この妨害の影響を最小に制限するこ
とができる。

これとの関係で、本発明デバイスの重要な好適
実施例では、少なくとも２個の別個のゲート電極
を有している。これらゲート電極の最初のもの
は、記憶場所プロパーの部分を形成し、薄い絶縁
層の２つの副層上に延在している。もう一方の即
ち第２のゲート電極は、記憶場所の選択に用いる
ことができる。このデバイスの構造は、第５図に
示す構造に相当する。次に、他の実施例を第７図
〜第１２図に基づいて説明する。

第７図の電気回路図は、４個のメモリトランジ
スタT₁と４個の選択トランジスタT₂とを有する
メモリマトリツクスの一部を示している。トラン
ジスタT₁及びT₂は、共通基板接続部７０を有し
ている。メモリマトリツクスT₁のゲート電極を、
書込ライン７１及び７２にそれぞれ接続する。選
択トランジスタT₂のゲート電極を、ワードライ
ン７３及び７４にそれぞれ接続する。選択トラン
ジスタT₂のソース電極を、第１ビツトライン７
５及び７６にそれそれ接続し、記憶トランジスタ
のドレイン電極を、第２ビツトライン７７及び７
８にそれぞれ接続する。

集積回路ではすべてのトランジスタT₁及びT₂
を、共通半導体領域７に設けることができる（第
８図〜第１２図）。この例では、共通半導体領域
７はＰ型領域であり、この領域はたとえば島また
は井戸の形態で、半導体本体１の一部を形成す
る。半導体本体１は更にＮ型基板領域２３を具え
ている。共通半導体領域７は共通基板接続部７０
の部分を形成する。

第１ビツトライン７５及び７６は、導体トラツ
ク１９によつて構成される。これら導体トラツク
は、絶縁層２５内の窓２４を経て、選択トランジ
スタT₂のソース電極領域３に接続されている。
各電極領域３は、メモリマトリツクスの同じ列の
２個の隣接する選択トランジスタに共通である。

第２ビツトライン７７および７８は、導体トラ
ツク２０によつて構成される。これら導体トラツ
クは、絶縁層２５内の窓２６を経て、メモリトラ
ンジスタT₁のドレイ電極領域４に接続されてい
る。ドレイン電極領域４は、又、メモリマトリツ
クスの同じ列の隣接する２個のメモリトランジス
タに共通である。

導体トラツク１４及び２１は、メモリマトリツ
クスの行方向に延びている。導体トラツク１４
は、メモリトランジスタのゲート電極と書込みラ
イン７１，７２とを形成する。導体トラク２１
は、選択トランジスタT₂のゲート電極とワード
ライン７３，７４とを形成する。

能動半導体領域８は、ソース電極領域３とドレ
イン電極領域４との間に延びている。これら能動
半導体領域８の各々は、その２つの対向辺がソー
ス電極領域３とドレイン電極領域４とによつて定
められ、他の２つの対向辺がフイールド絶縁層９
によつて定められている。能動半導体領域８内に
は、電極１４と２１との間に、選択トランジスタ
T₂のドレイン電極と同時にメモリトランジスタ
T₁のソース電極を構成する他の表面領域２７を
設ける。

ソース電極領域３及びドレイン電極領域４と表
面領域２７とはそれぞれＮ型領域であり、これら
領域は普通Ｐ型半導体領域７でのドーピングによ
つて設けられる。

能動半導体領域８と薄い絶縁層１０とを横切つ
て延在する２個の別個ゲート電極１４及び２１を
用いる場合には、記憶場所のゲート電極を構成す
る第１ゲート電極１４の下側に位置し電荷蓄積用
の境界層が存在しない薄い絶縁層の部分１６の厚
さは、第２ゲート電極２１の下側にある薄い絶縁
層１０の部分２２の厚さにほぼ等しくするのが好
適である。

特に、記憶場所をゲート電極１４と共通半導体
７との間に供給される読取電圧がほぼ０ボルトに
なるように構成する場合には、部分１６及び２２
を同じ厚さにして、部分１６及び２１によつて覆
われる能動領域の部分におけるしきい値電圧が０
とは異なるほぼ同じ値にすると共に第２電極２１
によつて制御されるチヤンネルをエンハンスメン
ト型とするのが望ましい。この場合、部分１６及
び２１を、製造中に同時に設けることができる。
更にゲート電極２１に０ボルトの電圧が供給され
る場合には、記憶場所は選択されず、記憶場所の
情報内容が妨害される可能性は最小になる。その
結果、メモリマトリツクスを比較的簡単に動作さ
せることができる。

次に本発明半導体デバイスの動作を第１３図に
もとづいて説明する。この図はメモリマトリツク
ス７０を線図的に示し、長方形７０は、同時に、
第７図の共通基板接続部７０及び第８図〜第１２
図の共通半導体領域７を示している。従つて、メ
モリマトリツクス７０は、Ｎ型基板領域２３内を
延在する共通Ｐ型領域７を有している。Ｎ型基板
領域２３を最大の正の電源電圧V_DDに接続する場
合には、メモリマトリツクス７０は、動作中集積
回路の残りの部分から常に分離される。

メモリマトリツクス内には、第７図に基づく２
個の記憶セルが示されている。マトリツクスの各
行は、メモリのワードを構成し、ワード又は選択
ラインたとえばライン７３を有し、書込又は制御
ラインたとえばライン７１を有している。マトリ
ツクスの各列は、第１ビツトラインたとえば７５
又は７６及び第２ビツトラインたとえば７７又は
７８を有している。

デバイス１３０は、更に、メモリマトリツクス
７０とブロツクによつて示される３個のデコーダ
１３１，１３２，１３３とを具えている。デコー
ダ１３１を、第２ビツトライン７７及び７８に接
続する。このデコーダ１３１によつて、消去、書
込又は読取動作の間に、第２ビツトラインが正し
く接続され（或いは逆に接続されず従つてオープ
ンあるいはフローテイングされる）、デコーダの
外部から第２ビツトラインに供給される情報を通
過させることができ、あるいは読取中にマトリツ
クスから供給される情報を記憶し及び又は外部に
通過させることができる。

デコーダ１３２を、ワード選択に用いる。１以
上の入力端子１３４に供給されるワード選択情報
に従つて、各ワード毎に、選択電圧V_S及びその
反転電圧_Sが発生される。選択されたワードに
対しては、V_Sは最も正の電源電圧V_DDにほぼ等し
く、は最も負の電源電圧V_EEにほぼ等しい。選
択されなかつたワードに対しては、V_SはV_EEにほ
ぼ等しく、_SはV_DDにほぼ等しい。

デコーダ１３３は、１以上の入力端子１３５に
供給される所望の動作モード（消去、書込、読
取、予備状態）情報に基づいて、選択されたワー
ドの書込又は制御ライン７１のための制御電圧
V_C、選択されなかつたワードの書込又は制御ラ
イン７１のための制御電圧V_P及び切換電圧V_Rを
発生する。

電圧V_Pは、又、共通基板接続部７０従つて共
通Ｐ型半導体領域７に供給される。これら３つの
電圧V_C，V_P及びV_Rの電圧レベルは、選ばれた動
作モードに依存する。デコーダ１３３は、３つの
電源電圧即ち最も正の電源電圧V_DDとほぼ０ボル
トの電圧V_Oと最も負の電源電圧V_EEとを供給する
ことができる。本実施例では、V_DDは約＋５ボル
トであり、V_EEは約−10〜15ボルトである。

デコーダ１３１，１３２，１３３は、既知の
種々の方法で実現することもできる。本実施例で
は、周辺回路を、CMOS技術に従つて構成する
のが好適である。あるいは、次のようなデコー
ダ、即ち１以上のクロツク信号を用いて、情報信
号の処理、及びV_S，V_C及びV_Rのような制御信号
の時間の関数としての変化を調整しこれらを互い
に調整するデコーダを用いることもできる。

第１３図において、マトリツクス７０の下側に
示すように、第１ビツトライン７５，７６は共通
制御スイツチT₃を経てマトリツクスの共通Ｐ型
半導体領域７に及び電圧V_Pに接続される。スイ
ツチT₃は、共通半導体領域７に設けられたＮ型
MOSトランジスタとして構成される。スイツチ
T₃は読取共通信号V_Rによつて制御される。この
読取共通信号V_Rは、読取状態中のみ約＋５ボル
ト（V_DD）の値を有し、他の動作モード中はほぼ
V_EEに等しい。

従つて読取状態では、すべての第１ビツトライ
ン７５，７６は互いに接続され、読取電流が第１
ビツトラインを経て流れ得る。たとえば約５ボル
トの電圧レベルで第２ビツトライン７７，７８に
デコーダ１３１を経て電流を供給することによつ
て、読取を行うことができる。あるいは、第２ビ
ツトライン７７，７８を読取命令信号V_Rの発生
前にたとえば５ボルトに予備充電することができ
る。命令信号V_Rの発生後に記憶トランジスタT₁
が導通し又は導通しないで第２ビツトラインが電
圧V_Pにまで放電するかその電圧を保持するかど
うかは、選択されたワードの情報内容によつて定
められる。

第１ビツトラインと第２ビツトラインの機能
を、交換することもできる。このことは次のこと
を意味している。即ち、第１ビツトライン７５，
７６をデコーダ１３１に接続することができ、第
２ビツトライン７７，７８をスイツチT₃を経て
共通半導体領域７及び電圧V_Pに接続することが
できる。後者の構成分は回路配置は、次のような
利点を有している。即ち、読取状態では、第１ビ
ツトライン７５，７６を経て供給される読取電圧
が、実際に選択されたメモリトランジスタT₁に
のみ供給されることである。第１ビツトライン７
５，７６に接続されたキヤパシタンスは、第２ビ
ツトライン７７，７８に接続されたキヤパシタン
スよりも小さい。トランジスタT₂は、それらが
選択される場合には導通状態にのみある。他方、
メモリトランジスタT₁では、選択とは無関係に
情報内容が、これらトランジスタT₁が導通状態
にあるかあるいは非導通状態にあるかを決定す
る。更に、メモリトランジスタT₁に電圧差が発
生する回数が平均して小さくなり、その結果トラ
ンジスタT₁の情報内容が次第に劣化する可能性
が小さくなる。

スイツチT₃を用いる結果、スイツチT₃に接続
されたビツトラインの側にあるすべてのメモリト
ランジスタT₁は、読取状態を除いて各動作状態
においては接続されない。列の選択されないメモ
リセルにおいては、選択トランジスタT₂が導通
していないので、メモリトランジスタT₁はこの
ビツトラインとは関係がない。この列の選択され
たメモリセルのメモリトランジスタT₁はこのビ
ツトラインに接続された唯一のトランジスタであ
る。しかし、このビツトラインは他には接続され
ていない。従つて、読取状態以外の他の動作状態
の間に、デコーダ１３１に接続されたビツトライ
ンに存在する信号が、導通状態にあるメモリトラ
ンジスタT₁を経て、他の列に漏話することが排
除される。デコーダ１３１が第１ビツトライン７
５，７６に接続される場合には、これらビツトラ
インの１つに存在する信号は、当該列の選択され
たメモリセルのメモリトランジスタT₁にのみ到
達する。デコーダ１３１が第２ビツトライン７
７，７８に接続される場合には、これらビツトラ
インの１つに存在する信号が当該列のすべてのメ
モリトランジスタT₁に到達する。しかし、他の
列のメモリトランジスタT₁には到達しない。

以上のことから次のことがわかる。即ち、消去
動作、書込動作あるいは予備状態、従つて読取が
発生しない期間中にビツトラインの沿うメモリト
ランジスタT₁が、デコーダ１３１に接続された
ビツトラインによつて影響を受けない。

選択トランジスタT₂が、直接ではなく第１３
図に示すようにメモリトランジスタT₁を経てデ
コーダ１３１に接続された場合には、選択信号
V_Sによるワード選択は、この期間中では直接の
影響を有さない。選択されたメモリセルのメモリ
トランジスタT₁は、選択トランジスタT₂に対向
する側で開接続を保持する。実際には、選択トラ
ンジスタT₂が導通しているかあるいは導通して
いないかによつて差は生じない。読取状態におい
てのみ、行又はワード選択が、選択トランジスタ
T₂によつて行われる。消去及び書込状態では、
ライン７１の制御は行又はワード選択によつて決
定される。

この回路装置では、選択ライン７３を他の方法
で制御することもできる。各行に対して、信号
_Ｓ及び信号_RがNANDゲートに供給され、この
ゲートの出力端子が選択ライン７３に接続される
場合には、選択トランジスタT₂は選択された行
において読取状態でのみ導通する。他の動作状態
では、すべての選択トランジスタT₂は非導通状
態にある。その結果、スイツチT₃を省略するこ
とができる。すべての第１ビツトライン７５，７
６を、互いに直接に及び又は共通半導体領域７及
び電圧V_Pに直接接続することができる。

メモリトランジスタT₁のゲート電極に接続さ
れた書込又は制御ライン７１は、関連する行が選
択されるかあるいは選択されないかによつて、電
圧V_C又は電圧V_Pを有する。このためにはマトリ
ツクスの各行に対して２個の転送ゲートを設け
る。これら転送ゲートは、選択電圧V_S及び_Sに
よつて制御され、電圧V_Cを書込又は制御ライン
７１に通過させ、電圧V_Pを阻止するか、電圧V_P
をライン７１に通過させ、電圧V_Cを阻止する。
各転送ゲートは、既知のように、Ｎチヤンネルト
ランジスタ１３６及びＰチヤンネルトランジスタ
１３７より構成される。これらのトランジスタの
主電流路は、互いに並列に接続されている。選択
電圧V_S及び_Sによるゲート電極の制御によつて、
ゲートの両トランジスタが共に導通するかあるい
は共に導通しない。

情報を消去することができる状態においては、
デコーダ１３３は、実際にはV_EEに等しい電圧V_C
と実際にはV_DDに等しい電圧V_Pとを供給する。

従つて、選択された行では、メモリトランジス
タT₁はオフ状態にあり。境界層に蓄積された電
荷は：共通半導体領域７に流れ去る。この行にお
けるメモリトラジスタT₁のソース及びドレイン
電極領域は、V_DDより低い接合電圧である電位に
なる傾向にある。即ち、これら電極領域と共通半
導体領域との間のPN接合が丁度順方向に電流を
流さなくなる。消去動作中は、第２ビツトライン
７７，７８を接続しないのが好適である。しかし
これらビツトライン７７，７８を接続するとき
は、供給電圧は、V_DDに等しいかあるいは少なく
ともV_DDより小さい接合電圧より低くすることが
望ましい。これは、２本のビツトラインから共通
基板接続部７０に電流が流れるのを避けるためで
ある。

選択されない行では、メモリトランジスタT₁
のゲート電圧は、V_P＝V_DDに等しい。これらメモ
リトランジスタT₁には電位差を生じないので、
情報内容は悪影響を受けない。

従つて、常に全行従つて全ワードが消去される
ことに注意すべきでじる。この行のメモリトラン
ジスタT₁は、たとえば約−３ボルトのしきい値
電圧を有する、デイプレツシヨン型に留まるかあ
るいはデイプレツシヨン型となる。

書込状態ではデコーダ１３３は、実際にはV_DD
に等しい電圧V_Cと実際にはV_EEに等しい電圧V_Pと
を供給する。選択された行においては、V_EEにほ
ぼ等しい電圧を関連する第２ビツトライン７７及
び７８に供給することによつて、情報を書込むこ
とができる。従つて、メモリトランジスタT₁の
しきい値電圧は、約−３ボルトからたとえば＋３
ボルトに変化する。メモリトランジスタは、デイ
プレツシヨン型からエンハンスメント型に移る。

しかし、たとえば約０ボルト（約V_O）の電圧
が第２ビツトライン７７及び又は７８に供給され
る場合、選択されたメモリトランジスタT₁のし
きい値電圧は変化しない。

選択されない行では、メモリトラジスタT₁の
ゲート電極における電圧は、共通半導体領域７の
電圧V_Pに等しい（V_P＝V_EE）。これら行における
トランジスタT₁のしきい値電圧は、実際には変
化しない。

読取状態では、デコーダ１３３は、実際はV_O
（０ボルト）に等しい電圧V_Cと、実際にはV_Oに等
しい電圧V_Pとを供給する。この時、命令信号V_R
はV_DDに等しい。スイツチT₃及び選択トランジス
タT₂のしきい値電圧は、たとえば約1.5ボルトで
ある。この状態では、前述したように、スイツチ
T₃及び選択された選択トランジスタT₂は導通し
ており、選択されない選択トランジスタT₂は導
通しない。制御電圧V_C＝V_P＝V_Oによりメモリト
ランジスタT₁の導通状態は情報内容（デイプレ
ツシヨン型又はエンハスメント型）に対応するも
のとなる。更に、この制御電圧によれば、メモリ
トランジスタT₁に発生する電位差は可能な限り
小さくなる。

又、予備状態即ち消去、書込及び読取がなされ
ない状態では、制御信号V_C及びV_Pが互いに等し
いのが好適である。この場合、制御信号に好適な
値は、V_Oに等しい。この予備状態においては第
２ビツトライン７７及び７８は接続しないか、あ
るいはV_OまたはV_DDボルトの電圧にするのが好適
である。

ここに説明した種類の不揮発性メモリにおいて
は、消去及び書込に対して比較的高い値の電源電
圧が必要とされるのが普通である。上述した実施
例では、その電源電圧V_EEは−10〜−15ボルトで
ある。このような高い電圧は、集積回路におい
て、特にPN接合の不所望な降伏につながる。こ
の電源電圧は、たとえはツエナーダイオードによ
つて外部的に安全値に安定化するのが普通であ
る。この安全値を選ぶ場合に、用いられるツエナ
ーダイオードの降伏電圧の公差と、集積回路にお
いて高い電圧を受けるPN接合の降伏電圧の公差
とを考慮しなければならない。これらPN接合の
降伏電圧の偏差は、たとえば製造工程における小
さな偏差によつて生じ得る。

外部的に供給される電源電圧と内部的に用いら
れる電圧の間の差を比較的小さく保持するために
は、集積回路において電源電圧を内部的に安定化
させるのが好適である。このようにして、集積回
路の消費電力を軽減することができる。

本発明の範囲内ではこの安定化のために、第１
４図、第１５図又は第１６図に基づく回路を用い
るのが好適である。この安定回路及び関連する集
積構造は、他の既知の不揮発性メモリにも有益に
用いることができる。

第１４図及び第１５図に示す安定化回路は、２
個のＰチヤンネルトランジスタ１４１及び１４２
から或る電流ミラーと、基準ダイオード１４３
と、ダイオードとして接続された１個以上のＮチ
ヤンネルトランジスタ１４４と、抵抗１４５を有
している。トランジスタ１４４のゲート電極を、
関連するドレイン電極に接続する。ダイオードと
して接続されたこれらトランジスタ１４４を、第
１４図に示すように、Ｐチヤンネルトランジスタ
１４２に直列に簡単に接続することができる。他
の接続も可能である。このような接続の例を第１
５図に示す。ダイオードとして接続されるトラン
ジスタ１４４の数の選択によつて、安定化された
電源電圧V_EEと、逆方向に降伏モードで動作する
基準ダイオード１４３に発生する基準電圧_REFと
の間の電圧差を決定する。３個のトランジスタ１
４４によつて、この実施例ではV_REFV_EEとの間の
差は約４ボルトとなる。

第１６図に示す好適な実施例は、更に、２個の
Ｐチヤンネルトランジスタ１４１，１４２から成
る電流ミラーと、基準ダイオード１４３と、抵抗
１４５に加えて、ダイオードとして接続されたＰ
チヤンネルトランジスタ１４８と、ダイオードと
して接続されたＮチヤンネルトランジスタ１４４
を具えている。Ｐチヤンネルトランジスタ１４２
と直列にＮチヤンネルトランジスタ１４４の代わ
りにＰチヤンネルトランジスタ１４８を用いるこ
とは、次のような利点を有している。即ち、トラ
ンジスタ１４２と１４８との間の接続点における
電圧が、製造工程における偏差によつて生じ得る
しきい値電圧の小さな変化に更に無関係となるこ
とである。Ｎチヤンネルトランジスタ１４４のし
きい値電圧も、製造工程における偏差のためにわ
ずかに変化し得るがＰチヤンネルトランジスタと
は反対の方向に変化する。Ｎチヤツネルトランジ
スタ１４４におけるこの変化は、基準ダイオード
１４３と抵抗１４５との間の接続点における電圧
変化によつて補償され、すなわちこの電圧変化が
このトランジスタ１４４のＰ型基板領域を経てそ
のチヤンネルに作用することによつて補償され
る。前記接続点における電圧変化は、Ｐチヤンネ
ルトランジスタのしきい値電圧変化によつて生じ
る。補償が行われる結果、安定化された電圧V_EE
はＰチヤンネル及びＮチヤンネルトランジスタの
しきい値電圧の変化に対して比較的影響を受けな
い。

実施例ではトランジスタ１４１、トランジスタ
１４２、トランジスタ１４８及びトランジスタ１
４４のチヤンネルの幅／長さ比は、それぞれ18／
８、360／８、360／６、288／６に等しくした。
20〜21ボルトの電圧V_REFで、安定化電圧V_EEは、
V_DDのレベルより15〜16ボルト低くした。従つ
て、V_DD＝５ボルトで、V_EEは−10〜−11ボルト
にした。抵抗１４５の電流レベルは、約400μAに
した。Ｎチヤンネルトランジスタ１４４を流れる
電流は２〜10μAにした。

この安定化回路の電源は負側をかなり高抵抗に
する。本実施例では、これは次のようにして達成
される。即ち集積回路において、メモリマトリツ
クスのＰ型領域７と同時に得ることができるＰ型
領域とすることのできる抵抗１４５によつて外部
電源電圧V′_EEを接続する。正の側では、安定化回
路を電源電圧V_DDに接続する。

安定化回路の満足な動作のためには、基準ダイ
オード１４３の構成を適切に選ぶことが重要であ
る。本発明の範囲内では、メモリマトリツクスの
Ｐ型領域と同時に得られるＰ型領域と、このＰ型
領域内に設けられ且つ選択及びメモリトランジス
タT₁及びT₂のソース及びドレイン電極領域と同
時に得られるＮ型領域とによつて構成される基準
ダイオードによつて、非常に満足すべき結果が得
られた。このような基準ダイオードを、第１７図
及び第１８図に線図的に示す。

半導体本体１は、メモリマトリツクスのＰ型領
域７と同時に基板領域２３に設けられるＰ型領域
１０７を有している。この領域１０７において、
Ｎ型ダイオード領域１０８を、トランジスタT₁
及びT₂の電極領域３，４及び２７と同時に設け
る。領域１０７とダイオード領域１０８との間の
PN接合は、基準電圧を決定するダイオード接合
を形成する。ダイオード領域１０８は、環状ある
いは少なくとも閉じた形状によつて構成される接
点領域１１０によつて取り囲む。接点領域１１０
はＰ型領域であり、このＰ型領域はＰ型領域１０
７の隣接部分よりも高いドーピング濃度を有し、
集積回路のＰチヤンネルトラジスタの電極領域と
同時に設けることができる。

ダイオード領域１０８を接続導体１１１に接続
し、接点領域１１０を接続導体１１２に接続す
る。主要部分が絶縁層２５上に延在するこれら接
続導体１１１及び１１２を経て、基準ダイオード
を、Ｐチヤンネルトランジスタ１４１及びＰチヤ
ンネルトランジスタ１４８あるいはＮチヤンネル
トランジスタ１４４に接続することができる。Ｎ
チヤンネルトランジスタ１４４は、同一のＰ型領
域１０７あるいは類似の領域内に普通に設けるこ
とができる。Ｐチヤンネルトランジスタ１４１，
１４２，１４８を、基板領域２３内に普通に設け
ることができる。

Ｐ型領域１０７は、同時に設けられるＰ型抵抗
領域１４５に接合される。このＰ型抵抗領域は、
実際には全体的にフイールド絶縁層９の下側に設
けられ、端部に高ドープ接点領域１４６を有して
いる。領域１４６は、領域１１０と同時に得られ
る。安定化すべき外部電源電圧V′_EEの接続のため
に、接点領域１４６を導体トラツク１４７に接続
する。

この基準ダイオードは、実際には特に適切なも
のである。その理由は、PN接合１０９は、動作
中に最大の電圧差が発生し、従つてブレークダウ
ンから保護されなければならない集積回路中の
PN接合に非常に類似しているからである。負の
電源が、基準ダイオードの降伏電圧、従つて保護
すべきPN接合の降伏電圧より数個のダイオード
電圧（ダイオード１４４）だけ低い値で安定化さ
れる場合は、得られる電圧スペースのかなり小さ
い損失とともに、高い動作の信頼性が得られる。

好適な実施例では、基準ダイオードのダイオー
ド領域１０８を、比較的薄い絶縁層で覆われたＰ
型領域１０７の一部に隣接させ、導電層１１２に
接続された導電層１１３を、この絶縁層上に延在
させる。導電層１１３の下側にある絶縁層の厚さ
は、選択トラジスタT₂のゲート電極２１の下側
の絶縁層２２の厚さに一致させるのが好適であ
る。したがつて、この絶縁層は、又、第１８図に
おいて２２によつて示される。

この実施例では基準ダイオードは、保護される
べきPN接合に一層類似したものとなる。トラン
ジスタT₁及びT₂の電極領域のPN接合のブレーク
ダウンが最も生じやすい状態は、Ｐ型領域７及び
関連するゲート電極１４及び又は２１が電圧V_EE
に接続され且つ関連する電極領域が電圧V_DDに接
続されている状態である。この状態は、たとえ
ば、書込中に約０ボルトの前述した信号の代わり
に信号V_DDが第２ビツトラインに供給される列に
おける非選択メモリトランジスタT₁のドレイン
電極領域において生ずる。この状態は、また、周
辺回路内のトランジスタ、たとえばデコーダ１３
２内、及びデコーダ１３３及び書込又は制御ライ
ン７１，７２に接続される転送ゲート内のトラン
ジスタにおいて発生し得る。

接点領域１１０のように、導電層１１３及び下
側の薄い絶縁層２２は、環状であるかあるいは少
なくとも閉じた形状にして、半導体本体の表面の
ダイオード領域１０８を取り囲むようにするのが
好適である。

上述した実施例は、酸化処理、注入及び又は拡
散処理、ホトラツカー及びエツチング技術、デポ
ジシヨン方法のような半導体技術における既知の
プロセスによつて完全に製造することができる。
一例として、第８図から第１２図に基づく半導体
デバイスを製造する好適な方法を更に詳細に説明
する。

基板領域２３として、配向１００と３〜6Ωcm
の抵抗率を有するＮ型シリコン体を用いることが
できる。この基板領域上に、パターン化された酸
化マスク１８０（第１９図）を設けることができ
る。この酸化マスクは、たとえば、約500Åの酸
化シリコンの薄い層とたとえばLPCVDによつて
これに設けられた約1300Åの厚さを有する窒化シ
リコン層とから構成される。必要ならば、窒化シ
リコンの表面層を、酸化シリコンに変えることが
できる。

次に、ホトラツカー層パターン１８１を設ける
ことができる。Ｐ型領域７，１５のドーピングを
注入法によつて与えることができる。たとえば、
約10×10¹³cm^-2の線量と約120KeVの注入エネル
ギーを有するB⁺ ₁₁イオンと、約５×10¹³cm^-2の線
量と約120KeVのエネルギーを有するBF⁺ ₂イオン
とを用いる。B⁺ ₁₁イオンは、ホトラツカー層パ
ターン１８１によつてのみ阻止される。更に、
BF⁺ ₂イオンは、酸化マスク１８０によつても阻
止される。

次に、第２ホトラツカー層パターン１８２（第
２０図）によつて、Ｎ型部分２３内で表面に直接
に設けられる回路の素子の外側にAS⁺イオンを注
入して、高ドープＮ型チヤンネル阻止領域２３^a
を得ることができる。適切な線量はたとえば約２
×10^-2cm^-2であり、注入エネルギーは150KeVと
することができる。この注入のために、ホトラツ
カー層パターン１８２及び酸化マスク１８０の露
出部分の両方は、完全なマスキングを形成する。

約1150℃の湿式酸化雰囲気中での酸化処理及び
酸化マスク１８０の除去によつて、第２１図の構
造を得ることができる。Ｐ型領域７の深さはたと
えば約5μｍであり、酸化シリコン層９の厚さは
たとえば約1.3μｍである。酸化シリコン層９は、
製造される半導体デバイスのフイールド絶縁層の
パターンに一致するパターンを有している。この
パターンは、回路素子を設けるために定められた
半導体本体の表面部分を自由に残している。

次に、約20Åの酸化シリコン層を、たとえばプ
ラズマ酸化によつて供給する。この酸化シリコン
層を、窒化シリコンを有するNPCVDによつて、
約300Åの厚さまで被覆する。メモリトランジス
タに対する絶縁層は、この二重層から形成され
る。ホトラツカー層パターンを用いるプラズマエ
ツチング処理によつて、この二重層の所望部分１
０（第２１図及び第２２図）のみが、半導体本体
上に薄い第１絶縁層として残される。絶縁層１０
は、半導体表面上に直接存在し、厚い絶縁層９か
ら一定の距離に延在する少なくとも２つの対向縁
部を有している。この実施例では、薄い第１絶縁
層１０を、この段階で、この全体の周辺に沿つて
フイールド絶縁層９によつて取り囲み、この絶縁
層１０がこのフイールド酸化物９から全く自由に
存在するようにする。

絶縁層１０のパターンが得られたのちに、約
1000℃の熱処理を、乾燥酸化雰囲気中において行
う。これによつて、約650Åの厚さを有する酸化
層１６が得られる。この酸化層１６は、薄い第２
絶縁層を形成する。この絶縁層は、第１絶縁層に
よつて覆われない回路素子を設けるために予定さ
れた表面部分の少なくとも残りの部分を被覆す
る。最終的には第２ゲート電極２１の下側及び第
１ゲート電極１４の一部の下側に存在する絶縁層
１６の厚さを、薄い第１絶縁層１０の厚さより大
きくするのが好適である。第１絶縁層１０は、第
１副層１１と第２副層１２と電荷蓄積のための境
界層とを具えている。次に、多結晶シリコンから
形成されるゲート電極１４，２１，１８３を普通
の方法で設けることができる。これらゲート電極
は、たとえば約4000Åの厚さを有しており、たと
えばリンによつてドープされ、たとえば約30Ωの
面積抵抗を有している。記憶場所のゲート電極１
４は、第１及び第２の薄い絶縁層１０及び１６を
それぞれ被覆し、及び厚い絶縁層９を部分的に被
覆する。

ゲート電極１４，２１，１８３を、マスクとし
て用いて、エツチングによつて絶縁層１６の余分
な部分を除去することができる（第２３図）。次
にエツチング処理、好適にはプラスチツクエツチ
ング処理を行う。これによつて、ゲート電極１４
によつて覆われない絶縁層１０の部分が除去され
る。

従つて、薄い第１絶縁層１０は２回エツチング
される。即ち、１回目はゲート電極を設ける前で
あり、このエツチングによりゲート電極の方向に
対して横切つて延在するこの絶縁層１０の２つの
対向縁が厚い絶縁層９から一定の距離に位置する
ようにし、２回目は、ゲート電極が設けられた後
である。遅くともこの第２回目のエツチング処理
の後に、薄い絶縁層１０の全周が厚い絶縁層９か
ら一定の距離に位置するようにする。

これは必要ではないが、得られる構造を、約
400Åの厚さを有する窒化シリコン層１８４によ
つて覆うのが好適である。次にBF⁺ ₂イオンの注
入を、約８×10¹⁴cm^-2の線量で150KeVにおいて
行う。この処理は、Ｐチヤンネルトランジスタの
電極領域のようなＰ型領域１８５、及び第１７図
及び第１８図に基づく集積化電圧安定化回路の領
域１１０及び１４６を得るのに役立つ。このドー
ピング処理は、マスクを用いることなく行うこと
ができる。

ホトラツカー層パターン１８６によつて（第２
４図）、選択及びメモリトランジスタのようなＮ
チヤンネルトランジスタの電極領域３，２７，４
に対してドーパントを部分的に注入する。たとえ
ば、約80KeVのエネルギーで、リンイオンを用
いる。線量は、約3.5×10¹⁵cm^-2となり得る。マス
クとして同じパターン１８６を用いるこの注入処
理の後に、窒化物層１８４の露出部分を除去する
ことができる。ホトラツカー層パターン１８６を
除去した後、たとえば、酸化シリコン層１８７
（第２５図）を、気相からデポジツトする。この
層１８７の厚さは、約6000Åとなる。酸化物層１
８７は、既知のようにリンでドープするのが好適
である。このドーピングは、層のテポジヨンの間
にあるいはデポジシヨンの後に、酸化物層１８７
内にまず始めに普通に接点窓をエツチングし、リ
ンを含む雰囲気中で約1000℃の温度において熱処
理を行う。この処理の後でのみ、Ｐ型領域１８５
上にある接点窓内に存在する窒化層１８４の部分
をエツチング除去する。この場合特に次のような
利点が得られる。即ち、最后に述べた熱処理の間
に、リンのドーピングがＰ型領域１８５内に侵入
出来ないことである。

Ｐ型領域１８５の最終的な侵入深さは、たとえ
ば0.5μｍである。Ｎ型領域３，４，２７は、約1μ
ｍの厚さを有する。

接点窓を完全に開け、清浄化した後に、たとえ
ばアルミニウムあるいは他の適切な導電性材料の
導電接続部１８８のパターンを、普通の方法で設
けることができる。これら導電接続部１８８は、
Ｐ型領域１８５と、種々のＮ型領域と、図示しな
い領域で導体トラツク及び又は多結晶シリコンか
ら形成されたゲート電極１８３，２１，１１とに
直接に接触される。

本発明は上述した実施例にのみ限定されず、当
業者によれば、本発明の範囲内で多くの変形が可
能なことがわかる。たとえば、半導体材料として
シリコンの代わりに、たとえばゲルマニウムある
いはA〓−B〓化合物を用いることもできる。窒化
シリコン又は酸化アルミニウムを絶縁層として使
用することができる。フイールド絶縁層として働
く絶縁層を、部分的酸化以外の多の通常の方法に
よつて得ることができる。ポリシリコントラツク
に適切な珪化金属を設けることができ、あるいは
このトラツクをモリブデン又は適切な珪化金属の
ような適切な金属によつて全体的に又は部分的に
置き換えることができる。

導電型は一例として挙げたにすぎず、交換する
こともできる。この場合には示した電圧を対応す
るように適合することができる。更に、本発明に
かわる記憶場所を、既知の他の方法でメモリマト
リツクスにおいて組み合わせることができ、メモ
リマトリツクスを、上述した以外の他の方法で用
い、且つ制御することができる。不揮発性メモリ
トランジスタを、メモリマトリツクス以外の他の
応用に用いることもできる。

【図面の簡単な説明】

第１図は、本発明半導体デバイスの第１実施例
の平面図を線図的に示す、第２図は、この第１実
施例の第１図の−線における断面を線図的に
示す図、第３図は、この第１実施例のソース電極
領域からドレイン電極領域への断面を線図的に示
す図、第４図は、第１実施例の変形例の対応する
断面を線図的に示す図、第５図及び第６図は、本
発明半導体デバイスの他の変形例の断面を線図的
に示す図、第７図は、本発明半導体デバイスの第
２実施例に関連する電気回路図、第８図は、第２
実施例の平面図を線図的に示す図、第９図〜第１
２図は、第２実施例の断面を線図的に示す図、第
１３図は、本発明半導体デバイスの動作を説明す
るための電気回路図、第１４図、第１５図及び第
１６図は、本発明半導体デバイスと共に半導体本
体に好適に集積化することのできる電源電圧安定
化回路の電気回路図、第１７図及び第１８図は、
この安定化回路の集積化した実施例の一部の平面
及び断面を線図的に示す図、第１９図〜第２５図
は、本発明半導体デバイスの製造方法の種々の製
造段階を示す図である。 １……半導体本体、３，４……電極領域、５，
６……整流接合、７……共通半導体領域、８……
能動半導体領域、９……厚い絶縁層、１０……薄
い絶縁層、１１，１２……副層、１７……遷移領
域、１８……絶縁層、１９，２０……半導体トラ
ツク、２３……Ｎ型基板領域、２４……窓、７０
……メモリマトリツクス、７１，７２……書込ラ
イン、７３，７４……ワードライン、７５，７６
……第１ビツトライン、７７，７８……第２ビツ
トライン、１３１，１３２，１３３……デコー
ダ、１３６……Ｎチヤンネルトランジスタ、１３
７……Ｐチヤンネルトランジスタ、１４３……基
準ダイオード、１８０……酸化マスク、１８１…
…ホトラツカー層パターン、１８４……窒化シリ
コン。

Claims (1)

【特許請求の範囲】
1. １ 絶縁ゲート電極を有する少なくとも１個の記
   憶場所を具える半導体デバイスを製造するにあた
   り、半導体本体１の表面２に、製造すべき半導体
   デバイスのフイールド絶縁層９のパターンに相当
   するパターンを有する厚い絶縁層９を設け、この
   パターンは、１個以上の記憶場所のための絶縁層
   １０及び回路素子を設けるために予定された表面
   の自由な部分を残し、前記半導体本体に、電荷蓄
   積用の境界層を得るのに適した薄い第１絶縁層１
   １，１２を設け、この薄い第１絶縁層１１，１２
   は、設けるべき記憶場所の領域において、表面２
   の露出部分に位置すると共に少なくとも２個の対
   向縁が前記厚い絶縁層９から一定の距離離れて延
   在するようなパターンに形成し、次いで回路素子
   を設けるために予定された、前記第１絶縁層によ
   つて被覆されていない表面の前記部分の残りの部
   分を、薄い第２絶縁層１６によつて被覆し、次い
   で前記第１及び第２の薄い絶縁層１１，１２及び
   １６と前記厚い絶縁層９とを部分的に覆う適切な
   材料のゲート電極１４，２１，１０３を設け、次
   いでゲート電極１４によつて覆われない前記薄い
   第１絶縁層１１，１２の部分を除去し、回路素子
   を設けるために予定された表面の部分上に存在す
   る前記薄い第１絶縁層１１，１２の残存部分がそ
   の全周に沿つて前記厚い絶縁層９から一定の距離
   に位置するようにしたことを特徴とする半導体デ
   バイスの製造方法。