JPH0758741B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0758741B2 JPH0758741B2 JP61230387A JP23038786A JPH0758741B2 JP H0758741 B2 JPH0758741 B2 JP H0758741B2 JP 61230387 A JP61230387 A JP 61230387A JP 23038786 A JP23038786 A JP 23038786A JP H0758741 B2 JPH0758741 B2 JP H0758741B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layers
- memory device
- gate electrode
- semiconductor memory
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はMIOS（金属−絶縁物−酸化シリコン膜−半導
体）構造の電界効果トランジスタからなる不揮発性メモ
リトランジスタと、そのメモリトランジスタを選択する
ための電界効果トランジスタとから構成された半導体記
憶装置に関するものである。
体）構造の電界効果トランジスタからなる不揮発性メモ
リトランジスタと、そのメモリトランジスタを選択する
ための電界効果トランジスタとから構成された半導体記
憶装置に関するものである。
従来の技術 MIOS型不揮発性メモリトランジスタは、ゲート−基板間
に20〜30V程度の高電圧を印加し、酸化シリコン膜と絶
縁膜の界面、またはその近傍の絶縁膜中のトラップ準位
に、半導体側から電荷の注入，蓄積を行ない、トランジ
スタのしきい値電圧を変化させて情報を記憶させるもの
である。
に20〜30V程度の高電圧を印加し、酸化シリコン膜と絶
縁膜の界面、またはその近傍の絶縁膜中のトラップ準位
に、半導体側から電荷の注入，蓄積を行ない、トランジ
スタのしきい値電圧を変化させて情報を記憶させるもの
である。
従来、MIOS型不揮発性メモリトランジスタの代表的なも
のとして、MNOS（金属−窒化シリコン膜−酸化シリコン
膜−半導体）構造の不揮発性メモリトランジスタがよく
知られているが、このMNOSメモリトランジスタを用いた
半導体集積回路では、MNOSメモリトランジスタ以外に、
そのメモリトランジスタを選択するための電界効果型ト
ランジスタを共存させる必要があり、したがって、従来
半導体記憶装置のセルは、第２図に示すような断面構造
が用いられている。
のとして、MNOS（金属−窒化シリコン膜−酸化シリコン
膜−半導体）構造の不揮発性メモリトランジスタがよく
知られているが、このMNOSメモリトランジスタを用いた
半導体集積回路では、MNOSメモリトランジスタ以外に、
そのメモリトランジスタを選択するための電界効果型ト
ランジスタを共存させる必要があり、したがって、従来
半導体記憶装置のセルは、第２図に示すような断面構造
が用いられている。
同図中、１はＰ型シリコン基板、13,14,15はｎ型拡散
層、９はトンネリング媒体となりうる薄い酸化シリコン
膜、11は窒化シリコン膜、８および12はポリシリコン膜
からなるゲート電極、７はスイッチングトランジスタの
ゲート絶縁膜としての酸化シリコン膜である。
層、９はトンネリング媒体となりうる薄い酸化シリコン
膜、11は窒化シリコン膜、８および12はポリシリコン膜
からなるゲート電極、７はスイッチングトランジスタの
ゲート絶縁膜としての酸化シリコン膜である。
発明が解決しようとする問題点 第２図に示すような従来のメモリセル構造においては、
MNOSメモリトランジスタとMOSトランジスタからなる２
トランジスタ構成であり、メモリゲートと選択ゲートが
離れて形成されており、高集積化しにくい構造となって
いる。また、MNOSメモリトランジスタはソースおよびド
レイン領域間にはさまれたチャネル領域に対向する部分
全体に極薄の酸化シリコン膜９が広がっており、さら
に、この極薄の酸化シリコン膜９に接して、上部に20〜
30Vの電圧で十分書き込み、消去を行うことができるよ
うに比較的薄く窒化シリコン膜11を一様な厚さに形成し
ているとともにドレイン領域の不純物濃度がコンタクト
領域をかねるため高い。したがって、情報書き込み時に
ゲートを0Vとし、ドレインに20〜30Vの高電圧を印加し
た際に、ゲート電極−ドレイン間の電界がドレイン−基
板間の電界に大きく影響を与え、ドレイン近傍のチャネ
ル領域で電界集中が起こり、ドレイン−基板間のブレー
クダウンを生じたり、その領域上の極薄酸化シリコン膜
部分が破壊しやすいという欠点を有しており、回路設計
上の一つの障害になっていた。
MNOSメモリトランジスタとMOSトランジスタからなる２
トランジスタ構成であり、メモリゲートと選択ゲートが
離れて形成されており、高集積化しにくい構造となって
いる。また、MNOSメモリトランジスタはソースおよびド
レイン領域間にはさまれたチャネル領域に対向する部分
全体に極薄の酸化シリコン膜９が広がっており、さら
に、この極薄の酸化シリコン膜９に接して、上部に20〜
30Vの電圧で十分書き込み、消去を行うことができるよ
うに比較的薄く窒化シリコン膜11を一様な厚さに形成し
ているとともにドレイン領域の不純物濃度がコンタクト
領域をかねるため高い。したがって、情報書き込み時に
ゲートを0Vとし、ドレインに20〜30Vの高電圧を印加し
た際に、ゲート電極−ドレイン間の電界がドレイン−基
板間の電界に大きく影響を与え、ドレイン近傍のチャネ
ル領域で電界集中が起こり、ドレイン−基板間のブレー
クダウンを生じたり、その領域上の極薄酸化シリコン膜
部分が破壊しやすいという欠点を有しており、回路設計
上の一つの障害になっていた。
本発明は、かかる問題に鑑み、MIOS型不揮発性メモリト
ランジスタと、そのメモリトランジスタを選択する電界
効果トランジスタから構成されるメモリセル構造におい
て、その高耐圧化および書き換え回数向上と同時に、セ
ル面積の大幅な縮少をはかることのできる構造を提供す
ることにある。
ランジスタと、そのメモリトランジスタを選択する電界
効果トランジスタから構成されるメモリセル構造におい
て、その高耐圧化および書き換え回数向上と同時に、セ
ル面積の大幅な縮少をはかることのできる構造を提供す
ることにある。
問題点を解決するための手段 上記目的を達成するために、本発明は一導電型半導体基
板の表面領域に互いに離れて設けられた反対導電型の第
1,第２および第３の拡散層を備え、前記第１と第２の拡
散層にはさまれた第１のチャネル領域上に第１の絶縁膜
により離隔された第１のゲート電極を備え、前記第２、
第３の拡散層にはさまれた第２のチャネル領域上に第２
および第３の絶縁膜の積層により離隔された第２のゲー
ト電極を備え、前記第１および第３の拡散層が低不純物
濃度の層中に高不純物濃度の層が形成された２重拡散層
からなり、前記第２の拡散層が１種類の不純物により形
成された拡散層からなるとともに、前記第２のゲート電
極を第２、第３の絶縁膜を介して第１のゲート電極にオ
ーバーラップさせること、上記第２のチャネル領域の両
側の第２および第３の拡散層上に形成された第４の絶縁
膜を前記第２のチャネル領域上に形成された第２の絶縁
膜より厚くした半導体記憶装置である。
板の表面領域に互いに離れて設けられた反対導電型の第
1,第２および第３の拡散層を備え、前記第１と第２の拡
散層にはさまれた第１のチャネル領域上に第１の絶縁膜
により離隔された第１のゲート電極を備え、前記第２、
第３の拡散層にはさまれた第２のチャネル領域上に第２
および第３の絶縁膜の積層により離隔された第２のゲー
ト電極を備え、前記第１および第３の拡散層が低不純物
濃度の層中に高不純物濃度の層が形成された２重拡散層
からなり、前記第２の拡散層が１種類の不純物により形
成された拡散層からなるとともに、前記第２のゲート電
極を第２、第３の絶縁膜を介して第１のゲート電極にオ
ーバーラップさせること、上記第２のチャネル領域の両
側の第２および第３の拡散層上に形成された第４の絶縁
膜を前記第２のチャネル領域上に形成された第２の絶縁
膜より厚くした半導体記憶装置である。
作用 本発明のメモリセル構造によれば、第１および第３の拡
散層が２種類の不純物による不純物濃度差のある２重拡
散層から構成され、さらに第２のチャネル領域の両側の
第２および第３の拡散層上に形成された第４の絶縁膜の
膜厚が、上記第２のチャネル領域上のそれより厚いた
め、メモリトランジスタのドレイン近傍のチャネル領域
での電界集中を緩和することが可能となる。さらに第１
と第２のゲート電極をオーバーラップさせることによ
り、メモリセルの高集積化が可能となる。なお、前記オ
ーバーラップした部分がオフセットとならないように、
第１と第２のチャネル領域の間に第２の拡散層を設けた
構造としている。
散層が２種類の不純物による不純物濃度差のある２重拡
散層から構成され、さらに第２のチャネル領域の両側の
第２および第３の拡散層上に形成された第４の絶縁膜の
膜厚が、上記第２のチャネル領域上のそれより厚いた
め、メモリトランジスタのドレイン近傍のチャネル領域
での電界集中を緩和することが可能となる。さらに第１
と第２のゲート電極をオーバーラップさせることによ
り、メモリセルの高集積化が可能となる。なお、前記オ
ーバーラップした部分がオフセットとならないように、
第１と第２のチャネル領域の間に第２の拡散層を設けた
構造としている。
実施例 以下、具体的な実施例を図面を用いて説明する。
第１図は本発明の一実施例であるメモリセルの断面構造
を示す図である。図において１はＰ型シリコン基板、２
および５はリンによるｎ型拡散層（第１の拡散層、第３
の拡散層）、３および６はヒ素によるｎ型拡散層、４は
リンによるｎ型拡散層（第２の拡散層）、９はトンネリ
ング媒体となりうる薄い酸化シリコン膜（第２の絶縁
膜）、７は厚いシリコン酸化膜（第１の絶縁膜）、10は
厚い酸化シリコン膜（第４の絶縁膜）、11は窒化シリコ
ン膜（第３の絶縁膜）、８および12はポリシリコン膜か
らなるゲート電極（第１のゲート電極、第２のゲート電
極）である。
を示す図である。図において１はＰ型シリコン基板、２
および５はリンによるｎ型拡散層（第１の拡散層、第３
の拡散層）、３および６はヒ素によるｎ型拡散層、４は
リンによるｎ型拡散層（第２の拡散層）、９はトンネリ
ング媒体となりうる薄い酸化シリコン膜（第２の絶縁
膜）、７は厚いシリコン酸化膜（第１の絶縁膜）、10は
厚い酸化シリコン膜（第４の絶縁膜）、11は窒化シリコ
ン膜（第３の絶縁膜）、８および12はポリシリコン膜か
らなるゲート電極（第１のゲート電極、第２のゲート電
極）である。
まず、メモリ選択用MOSトランジスタのゲート絶縁膜と
なる酸化シリコン膜７を通常の熱酸化法により形成し、
酸化シリコン膜７上にリンをドープ（1020cm-3程度）し
たポリシリコン膜からなる第１のゲート電極８を形成す
る。本実施例では酸化シリコン膜７の膜厚を500Å、ポ
リシリコン膜８の膜厚を5000Åとした。
なる酸化シリコン膜７を通常の熱酸化法により形成し、
酸化シリコン膜７上にリンをドープ（1020cm-3程度）し
たポリシリコン膜からなる第１のゲート電極８を形成す
る。本実施例では酸化シリコン膜７の膜厚を500Å、ポ
リシリコン膜８の膜厚を5000Åとした。
次に、トンネリング媒体となりうる薄い酸化シリコン膜
９は、シリコン基板１の酸化により形成した。トンネリ
ング効果を有効に利用するには、薄い酸化シリコン膜９
の厚さを10〜30Åにする必要があり、本実施例では20Å
とした。また、MNOSメモリトランジスタのチャネル領域
の両端部の厚い酸化シリコン膜10を第１のゲート電極の
上にまで延在させて、膜厚を500Åとした。また、MOSト
ランジスタのチャネル領域と、MNOSメモリトランジスタ
のチャネル領域の間にｎ型の拡散層４を形成するが、本
実施例では酸化シリコン膜9,10を形成する前にリンイオ
ンを注入（100kev,1×1014cm-2）することにより形成し
た。
９は、シリコン基板１の酸化により形成した。トンネリ
ング効果を有効に利用するには、薄い酸化シリコン膜９
の厚さを10〜30Åにする必要があり、本実施例では20Å
とした。また、MNOSメモリトランジスタのチャネル領域
の両端部の厚い酸化シリコン膜10を第１のゲート電極の
上にまで延在させて、膜厚を500Åとした。また、MOSト
ランジスタのチャネル領域と、MNOSメモリトランジスタ
のチャネル領域の間にｎ型の拡散層４を形成するが、本
実施例では酸化シリコン膜9,10を形成する前にリンイオ
ンを注入（100kev,1×1014cm-2）することにより形成し
た。
次に、薄い酸化シリコン膜９および酸化シリコン膜10上
の窒化シリコン膜11は、ＮH3/SiH4＝100,750℃の条件下
の気相成長法により、約500Å形成させた。
の窒化シリコン膜11は、ＮH3/SiH4＝100,750℃の条件下
の気相成長法により、約500Å形成させた。
次いで、窒化シリコン膜11にリンをドープ（1020cm-3程
度）したポリシリコン膜からなる第２のゲート電極12
を、厚い酸化シリコン膜10および窒化シリコン膜11を介
して第１のゲート電極８の上にオーバーラップさせるよ
うに形成する。
度）したポリシリコン膜からなる第２のゲート電極12
を、厚い酸化シリコン膜10および窒化シリコン膜11を介
して第１のゲート電極８の上にオーバーラップさせるよ
うに形成する。
最後に、第１と第２のゲート電極8,12をマスクとしたセ
ルフアライン技術により、まずリンイオンを打ち込み
（80kev,1×1014cm-2）、リンによるｎ型拡散層2,5を形
成し、次いでリンによるｎ型拡散層2,5の上からヒ素イ
オンを打ち込み（40kev,4×1015cm-2）、ヒ素によるｎ
型拡散層3,6を形成して、リンによる低不純物拡散層中
にヒ素による高不純物拡散層が形成された２重拡散層を
形成した。
ルフアライン技術により、まずリンイオンを打ち込み
（80kev,1×1014cm-2）、リンによるｎ型拡散層2,5を形
成し、次いでリンによるｎ型拡散層2,5の上からヒ素イ
オンを打ち込み（40kev,4×1015cm-2）、ヒ素によるｎ
型拡散層3,6を形成して、リンによる低不純物拡散層中
にヒ素による高不純物拡散層が形成された２重拡散層を
形成した。
このMNOS型不揮発性メモリセルのドレイン耐圧は、従来
構造のドレイン耐圧（〜15V）に比べ５〜10V耐圧を向上
させることが可能であり、さらにメモリ選択用MOSトラ
ンジスタの第１のゲート電極とMNOSメモリトランジスタ
の第２のゲート電極がオーバーラップできるような構造
としているため、メモリセルの高集積化が可能となる。
構造のドレイン耐圧（〜15V）に比べ５〜10V耐圧を向上
させることが可能であり、さらにメモリ選択用MOSトラ
ンジスタの第１のゲート電極とMNOSメモリトランジスタ
の第２のゲート電極がオーバーラップできるような構造
としているため、メモリセルの高集積化が可能となる。
発明の効果 以上説明したところから明らかなように、本発明の構造
によれば、メモリセルの高耐圧化と同時に、セル面積の
大幅な縮小をはかることができ、大容量メモリに適用す
る際の実用上の問題解決に大きく寄与するものである。
によれば、メモリセルの高耐圧化と同時に、セル面積の
大幅な縮小をはかることができ、大容量メモリに適用す
る際の実用上の問題解決に大きく寄与するものである。
第１図は本発明の一実施例を説明するための構造断面
図、第２図は従来のMNOS型不揮発性メモリセルの構造断
面図である。 １……Ｐ型シリコン基板、2,4,5……リンによるｎ型拡
散層、3,6……ヒ素によるｎ型拡散層、7,10……厚い酸
化シリコン膜、９……薄い酸化シリコン膜、11……窒化
シリコン膜、８……第１のゲート電極、12……第２のゲ
ート電極。
図、第２図は従来のMNOS型不揮発性メモリセルの構造断
面図である。 １……Ｐ型シリコン基板、2,4,5……リンによるｎ型拡
散層、3,6……ヒ素によるｎ型拡散層、7,10……厚い酸
化シリコン膜、９……薄い酸化シリコン膜、11……窒化
シリコン膜、８……第１のゲート電極、12……第２のゲ
ート電極。
フロントページの続き (72)発明者 御前 博澄 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (56)参考文献 特開 昭58−158964（ＪＰ，Ａ) 特開 昭60−124965（ＪＰ，Ａ) 特開 昭57−80779（ＪＰ，Ａ)
Claims (4)
- 【請求項１】一導電型の半導体基板の表面領域に互いに
離れて設けられた前記半導体基板とは反対導電型の第
１、第２および第３の拡散層を備え、前記第１と第２の
拡散層にはさまれた第１のチャネル領域上に第１の絶縁
膜により離隔された第１のゲート電極を備え、前記第
２、第３の拡散層にはさまれた第２のチャネル領域上に
第２および第３の絶縁膜の積層により離隔された第２の
ゲート電極を備え、前記第１および第３の拡散層が低不
純物濃度の層中に高不純物濃度の層がある２重拡散層か
らなり、前記第２の拡散層が１種類の不純物により形成
された拡散層からなるとともに、前記第２のチャネル領
域上に形成された前記第２の絶縁膜より厚い第４の絶縁
膜が前記第２のチャネル領域の両側の第２および第３の
拡散層上にあって、前記第２のチャネル領域が存在する
前記半導体基板表面領域と接しないように形成されてい
ることを特徴とする半導体記憶装置。 - 【請求項２】２重拡散層からなる第１および第２の拡散
層を形成する二種類の不純物がリンとヒ素、第２の拡散
層を形成する一種類の不純物がリンであることを特徴と
する特許請求の範囲第（１）項記載の半導体記憶装置。 - 【請求項３】第１、第２の絶縁膜が酸化シリコン膜、第
３の絶縁膜が窒化シリコン膜であることを特徴とする特
許請求の範囲第（１）項または第（２）項記載の半導体
記憶装置。 - 【請求項４】第１のゲート電極と第２のゲート電極が、
第２および第３の絶縁膜を介してオーバーラップしてい
ることを特徴とする特許請求の範囲第（１）項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230387A JPH0758741B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230387A JPH0758741B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384167A JPS6384167A (ja) | 1988-04-14 |
| JPH0758741B2 true JPH0758741B2 (ja) | 1995-06-21 |
Family
ID=16907076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230387A Expired - Lifetime JPH0758741B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758741B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309815B1 (ko) * | 1998-03-26 | 2001-11-15 | 박종섭 | 스플리트게이트형플래쉬이이피롬셀및그구동방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780779A (en) * | 1980-11-07 | 1982-05-20 | Fujitsu Ltd | Semiconductor non-volatile memory |
| NL8200756A (nl) * | 1982-02-25 | 1983-09-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-29 JP JP61230387A patent/JPH0758741B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384167A (ja) | 1988-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |