JPH0846065A

JPH0846065A - Ｍｏｓ型半導体装置

Info

Publication number: JPH0846065A
Application number: JP17551894A
Authority: JP
Inventors: Tetsuo Endo; 哲郎遠藤; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-07-27
Filing date: 1994-07-27
Publication date: 1996-02-16

Abstract

(57)【要約】【目的】トンネル絶縁膜の高信頼化とデータ書き替え
の高速化をはかり得るフラッシュＥＥＰＲＯＭを提供す
ることにある。【構成】ｐ型シリコン基板１０上にトンネル酸化膜５
０を介して浮遊ゲート６０を形成し、この浮遊ゲート６
０上にゲート酸化膜７０を介して制御ゲート８０を形成
したフラッシュＥＥＰＲＯＭにおいて、トンネル酸化膜
５０を、シリコン酸化膜５１／Ｎ原子添加のシリコン酸
化膜５２／シリコン酸化膜５１で形成することによっ
て、基板１０と制御ゲート８０との間に電圧を印加した
時、基板１０及び浮遊ゲート６０のうちの電圧の低い側
のトンネル酸化膜５０の伝導帯の電界が大きく、且つ基
板１０及び浮遊ゲート６０のうちの電圧の高い側のトン
ネル酸化膜５０の伝導帯の電界が小さくなるようにした
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ型半導体装置に
係わり、特に基板と電極層又は２つの電極層間に挟まれ
る絶縁膜の改良をはかったＭＯＳ型半導体装置に関す
る。

【０００２】

【従来の技術】現在、ＭＯＳ型半導体装置の一つとし
て、電気的書き替え動作を可能としたフラッシュＥＥＰ
ＲＯＭがある。この装置は、半導体基板上にトンネル酸
化膜と呼ばれる第１の絶縁膜を形成した後に、その上に
電荷蓄積層となる浮遊ゲートを形成し、更にその上に第
２の絶縁膜及び制御ゲートを積層形成した構造になって
いる。ＥＥＰＲＯＭの動作は、半導体基板と制御ゲート
間に電圧を印加し、トンネル酸化膜中を電荷を通過させ
ることによって、電荷蓄積層である浮遊ゲート内に電子
若しくは正孔を蓄積することによって、“１”，“０”
のデータ書き換えを行っている。

【０００３】以下に、浮遊ゲート内に電子を注入する場
合を例に取って、従来技術を説明する。半導体基板に０
Ｖを印加し、制御ゲートに例えば２０Ｖを印加する。す
ると、半導体基板と浮遊ゲート間の容量と浮遊ゲート間
の容量カップリングにより、浮遊ゲートの電位が上が
り、半導体基板上と浮遊ゲート電極間のトンネル酸化膜
に強い電界が印加されることとなり、半導体基板上から
浮遊ゲートへ電子がトンネル酸化膜中をトンネル現象に
より注入される。

【０００４】ここで、半導体基板の伝導帯からトンネル
酸化膜の伝導帯へトンネルした電子は、トンネル酸化膜
中をドリフト現象により伝導していく。このとき、伝導
していく電子は、電界により加速され高いエネルギーを
得る。このホット電子により、酸化膜中でインパクトイ
オン化により電子・正孔対が生成されたり、また浮遊ゲ
ート中に注入されたとき、浮遊ゲート中でインパクトイ
オン化により電子・正孔対が生成されたりする。このた
め、酸化膜中に電子や正孔が捕獲され、トンネル酸化膜
が劣化し、引いては絶縁破壊を起こす問題があった。

【０００５】また、上記の電子・正孔対の発生を抑える
ために、トンネル酸化膜中の平均電界を低く抑えると、
電荷蓄積層である浮遊ゲートへの電子の注入効率が劣化
し、所望のデータ書換スピードが得られないという問題
があった。

【０００６】なお、上記の問題はフラッシュＥＥＰＲＯ
Ｍに限らず通常のＭＯＳ型半導体装置においても同様に
言えることである。具体的には、ＭＯＳトランジスタに
おいては、ゲート電圧を高くするとゲート絶縁膜の絶縁
破壊を招く恐れがあり、ゲート電圧を低くすると動作速
度の低下を招く問題があった。

【０００７】

【発明が解決しようとする課題】このように、従来のＭ
ＯＳ型半導体装置においては、ゲート絶縁膜の信頼性と
動作速度の高速化が両立しない問題があり、特にフラッ
シュＥＥＰＲＯＭにおいては、トンネル絶縁膜の信頼性
と高速にデータ書き換えを行うこととが両立しないとい
う問題点があった。

【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ゲート絶縁膜の高信頼
化と動作速度の高速化、特にフラッシュＥＥＰＲＯＭに
おけるトンネル絶縁膜の高信頼化とデータ書き替えの高
速化をはかり得るＭＯＳ型半導体装置を提供することに
ある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明は次のような構成を採用している。即ち、本
発明（請求項１）は、半導体基板上に絶縁膜を介してゲ
ート電極を積層したＭＯＳ型半導体装置において、基板
と電極との間に電圧を印加した時、基板及び電極のうち
の電圧の低い側の絶縁膜の伝導帯の電界が大きく、且つ
基板及び電極のうちの電圧の高い側の絶縁膜の伝導帯の
電界が小さくなるように、絶縁膜を形成したことを特徴
とする。

【００１０】また、本発明（請求項２）は、半導体基板
上に第１の絶縁膜を介して電荷蓄積層を形成し、この電
荷蓄積層上に第２の絶縁膜を介して制御ゲートを形成し
たＭＯＳ型半導体装置（不揮発性半導体記憶装置）にお
いて、基板と制御ゲートとの間に電圧を印加した時、基
板及び電荷積層のうちの電圧の低い側の第１の絶縁膜の
伝導帯の電界が大きく、且つ基板及び電荷積層のうちの
電圧の高い側の第１の絶縁膜の伝導帯の電界が小さくな
るように、第１の絶縁膜を形成したことを特徴とする。

【００１１】また、本発明（請求項３）は、半導体基板
上に第１の絶縁膜を介して電荷蓄積層を形成し、この電
荷蓄積層上に第２の絶縁膜を介して制御ゲートを形成し
たＭＯＳ型半導体装置において、基板と制御ゲートとの
間に電圧を印加した時、制御ゲート及び電荷蓄積層のう
ちの電圧の低い側の第２の絶縁膜の伝導帯の電界が大き
く、且つ制御ゲート及び電荷蓄積層のうちの電圧の高い
側の第２の絶縁膜の伝導帯の電界が小さくなるように、
第２の絶縁膜を形成したことを特徴とする。

【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 上記の電界を形成するための絶縁膜（絶縁膜，第１
の絶縁膜，又は第２の絶縁膜）の伝導帯の電界の折れ曲
がり点でのポテンシャルが、該絶縁膜を挟む２つの層
（基板とゲート電極，基板と電荷蓄積層，又は制御ゲー
トと電荷蓄積層）のうちの電圧の低い方の伝導帯のポテ
ンシャルよりも低いこと。 (2) 上記の電界を形成するための絶縁膜（絶縁膜，第１
の絶縁膜，又は第２の絶縁膜）の伝導帯の電界の折れ曲
がり点が、該絶縁膜を挟む２つの層（基板とゲート電
極，基板と電荷蓄積層，又は制御ゲートと電荷蓄積層）
のうちの電圧の低い方と該絶縁膜との界面から約４ｎｍ
以下であること。 (3) 上記の電界を形成するための絶縁膜（絶縁膜，第１
の絶縁膜，又は第２の絶縁膜）としてシリコン酸化膜を
用い、この酸化膜の中間層部分にＮの１〜２原子層を形
成すること。 (4) 上記の電界を形成するための絶縁膜（絶縁膜，第１
の絶縁膜，又は第２の絶縁膜）絶縁膜として、シリコン
酸化膜，シリコン窒化膜，シリコン酸化膜の３層構造を
用いること。但し、シリコン窒化膜はシリコン酸化膜に
比して十分に薄いこと。

【００１３】また、本発明（請求項６）は、半導体基板
上に絶縁膜を介してゲート電極を積層したＭＯＳ型半導
体装置において、半導体基板と絶縁膜界面及びゲート電
極と絶縁膜界面において、絶縁膜の伝導帯のポテンシャ
ルが段階的に半導体基板及びゲート電極の伝導帯のポテ
ンシャルまで下がっているような絶縁膜構造を持つこと
を特徴とする。

【００１４】

【作用】本発明によれば、電圧の高い側の絶縁膜の伝導
帯の電界が小さくなり、電圧の低い側の絶縁膜の伝導帯
の電界が大きくなるようにしているので、同じゲート印
加電圧であってもインパクトイオン化による電子・正孔
対の生成を少なくすることができる。これにより、ゲー
ト絶縁膜の高信頼化と動作速度の高速化の両立をはかる
ことが可能となる。

【００１５】また、フラッシュＥＥＰＲＯＭのような記
憶装置とした場合、電圧の高い側の絶縁膜の伝導帯の電
界が小さくなるようにしているので、トンネルした電子
を加速する電界が緩和され、これにより絶縁膜中への電
子や正孔の捕獲が抑制され、引いては絶縁膜の劣化が抑
制される。一方、電圧の低い側の絶縁膜の伝導帯の電界
が大きくなるようにしているので、電子が絶縁膜中をト
ンネルする領域の電界は強くなっているので、浮遊ゲー
トへの電子の注入効率は劣化せず、所望のデータ書き換
えスピードが得られる。つまり、トンネル絶縁膜の高信
頼化とデータ書き替えの高速化をはかることが可能とな
る。

【００１６】

【実施例】以下、本発明の実施例を、図面を参照しなが
ら説明する。（実施例１）図１は本発明の第１の実施例に係わるＭＯ
Ｓトランジスタを説明するためのもので、（ａ）は素子
構造を示す断面図、（ｂ）はバンド図である。

【００１７】図１（ａ）に示すように、ｐ型シリコン基
板１０上にゲート絶縁膜３０を介して多結晶シリコンか
らなるゲート電極４０が形成されている。ゲート電極４
０の両側に位置する基板１０の表面には、ｎ⁺ 層２１と
ｎ^- 層２２からなるＬＤＤ構造のソース・ドレイン拡散
層２０が形成されている。

【００１８】ゲート絶縁膜３０は、ＣＶＤプロセス法に
より基板１０上に５ｎｍのシリコン酸化膜３１を堆積さ
せ、この酸化膜表面をＮＨ₃ 若しくはＮ₂ Ｏ等のＮ元素
を含むガス中に高い温度雰囲気で晒し、さらにこの上
に、ＣＶＤプロセス法により５ｎｍのシリコン酸化膜３
１を堆積させることにより形成した。Ｎ元素により変質
した中間層３２は１ｎｍ程度と極めて薄く１〜２原子層
である。なお、シリコン酸化膜３１は必ずしもＣＶＤ法
に限らず、通常の熱シリコン酸化膜形成法によって形成
してもかまわない。

【００１９】このようにしてＭＯＳ型トランジスタのゲ
ート絶縁膜３０を形成することによって、ゲート絶縁膜
３０中に正電荷のトラップ領域が形成される。この理由
により、図１（ｂ）のバンド図に示すように、基板１０
とゲート電極４０間に電圧を印加した時、基板１０及び
ゲート電極４０のうちの電圧の低い側の絶縁膜３０の伝
導帯の電界が大きく、逆に基板１０及びゲート電極４０
のうちの電圧の高い側の絶縁膜３０の伝導帯の電界が小
さくなるように、絶縁膜３０を形成することができる。

【００２０】従って本実施例によれば、同じゲート印加
電圧であってもインパクトイオン化による電子・正孔対
の生成を少なくすることができ、ゲート絶縁膜３０の高
信頼化と動作速度の高速化の両立をはかることができ
る。

【００２１】特に、図２（ａ）のバンド図に示すよう
に、絶縁膜３０の伝導帯の電界の折れ曲がり点でのポテ
ンシャルが、基板１０及びゲート電極４０のうちの電圧
の低い方の伝導帯のポテンシャルよりも低くなるよう
に、絶縁膜３０を形成するとよい。このようにすること
により、シリコン基板１０若しくはゲート電極４０の伝
導帯上の電子が、シリコン酸化膜３１中の電界が大きい
領域にトンネル現象により注入されるため、一定のトン
ネル電流を流すのに、ゲート電極４０とシリコン基板１
０間に印加する電圧を小さくできる。

【００２２】また、図２（ｂ）のバンド図に示すよう
に、正電荷トラップ領域となる絶縁膜３０の伝導帯の電
界の折れ曲がり点と基板１０の界面との距離、若しくは
電界の折れ曲がり点とゲート電極４０の界面との距離
を、電子がダイレクト・トンネリングする約４ｎｍ以下
になるように形成してもよい。（実施例２）図３は本発明の第２の実施例に係わるフラ
ッシュＥＥＰＲＯＭを説明するためのもので、（ａ）は
素子構造を示す断面図、（ｂ）はバンド図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。

【００２３】図３（ａ）に示すように、ｐ型シリコン基
板１０上にトンネル絶縁膜（第１のゲート絶縁膜）５０
を介して多結晶シリコンからなる電荷蓄積層（浮遊ゲー
ト）６０が形成され、その上に第２のゲート絶縁膜７０
を介して多結晶シリコンからなる制御ゲート８０が形成
されている。

【００２４】第１のゲート絶縁膜５０は、ＣＶＤプロセ
ス法により基板１０上に５ｎｍのシリコン酸化膜５１を
堆積させ、この酸化膜表面をＮＨ₃ 若しくはＮ₂ Ｏ等の
Ｎ元素を含むガス中に高い温度雰囲気で晒し、さらにこ
の上に、ＣＶＤプロセス法により５ｎｍのシリコン酸化
膜５１を堆積させることにより形成した。Ｎ元素により
変質した中間層５２は１ｎｍ程度と極めて薄く１〜２原
子層である。

【００２５】なお、シリコン酸化膜５１は必ずしもＣＶ
Ｄ法に限らず、通常の熱シリコン酸化膜形成法によって
形成してもかまわない。また、第２のゲート絶縁膜７０
は、シリコン酸化膜の単層でもよいし、シリコン酸化
膜，シリコンナイトライド膜，シリコン酸化膜の積層膜
であってもよい。さらに、第２ゲート絶縁膜７０の形成
方法としては、ＣＶＤプロセスでも熱シリコン酸化膜形
成法であってもよい。

【００２６】このようにしてシリコン基板１０と浮遊ゲ
ート６０間の第１のゲート絶縁膜５０を形成することに
よって、ゲート絶縁膜５０中に正電荷のトラップ領域が
形成される。この理由により、図３（ｂ）のバンド図に
示すように、基板１０及び浮遊ゲート６０のうちの電圧
の低い側の第１のゲート絶縁膜５０の伝導帯の電界が大
きく、逆に基板１０及び浮遊ゲート６０のうちの電圧の
高い側の第１のゲート絶縁膜５０の伝導帯の電界が小さ
くなるように、絶縁膜５０を形成することができる。

【００２７】従って本実施例によれば、電圧の高い側の
第１のゲート絶縁膜５０の伝導帯の電界が小さくなるよ
うにしているので、トンネルした電子を加速する電界が
緩和され、絶縁膜５０中への電子や正孔の捕獲が抑制さ
れる。一方、電圧の低い側の第１の絶縁膜５０の伝導帯
の電界が大きくなるようにしているので、電子が絶縁膜
５０中をトンネルする領域の電界は強くなり、浮遊ゲー
ト６０への電子の注入効率は劣化しない。このため、ト
ンネル絶縁膜としての第１のゲート絶縁膜５０の劣化が
抑制される共に、所望のデータ書き換えスピードが得ら
れる。

【００２８】特に、図４（ａ）のバンド図に示すよう
に、第１のゲート絶縁膜５０の伝導帯の電界の折れ曲が
り点でのポテンシャルが、基板１０及び浮遊ゲート６０
のうちの電圧の低い方の伝導帯のポテンシャルよりも低
くなるように、絶縁膜５０を形成するとよい。このよう
にすることにより、シリコン基板１０若しくは浮遊ゲー
ト６０の伝導帯上の電子が、シリコン酸化膜５１中の電
界が大きい領域にトンネル現象により注入されるため、
一定のトンネル電流を流すのに、制御ゲート８０とシリ
コン基板１０間に印加する電圧を小さくできる。

【００２９】また、図４（ｂ）のバンド図に示すよう
に、正電荷トラップ領域となる絶縁膜５０の伝導帯の電
界の折れ曲がり点と基板１０の界面との距離、若しくは
電界の折れ曲がり点と浮遊ゲート６０の界面との距離
を、電子がダイレクト・トンネリングする約４ｎｍ以下
になるように形成してもよい。（実施例３）図５は本発明の第３の実施例に係わるフラ
ッシュＥＥＰＲＯＭを説明するためのもので、（ａ）は
素子構造を示す断面図、（ｂ）はバンド図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。

【００３０】図５（ａ）に示すように、ｐ型シリコン基
板１０上に第１のゲート絶縁膜５０を介して多結晶シリ
コンからなる電荷蓄積層（浮遊ゲート）６０が形成さ
れ、その上にトンネル絶縁膜（第２のゲート絶縁膜）７
０を介して多結晶シリコンからなる制御ゲート８０が形
成されている。

【００３１】第２のゲート絶縁膜７０は、ＣＶＤプロセ
ス法により浮遊ゲート６０上に５ｎｍのシリコン酸化膜
７１を堆積させ、この酸化膜表面をＮＨ₃ 若しくはＮ₂
Ｏ等のＮ元素を含むガス中に高い温度雰囲気で晒し、さ
らにこの上に、ＣＶＤプロセス法により５ｎｍのシリコ
ン酸化膜７１を堆積させることにより形成した。Ｎ元素
により変質した中間層７２は１ｎｍ程度と極めて薄く１
〜２原子層である。

【００３２】なお、シリコン酸化膜７１は必ずしもＣＶ
Ｄ法に限らず、通常の熱シリコン酸化膜形成法によって
形成してもかまわない。また、第１のゲート絶縁膜５０
は、例えば厚さ２０ｎｍ程度であり、シリコン酸化膜の
単層でもよいし、シリコン酸化膜，シリコンナイトライ
ド膜，シリコン酸化膜の積層膜であってもよい。さら
に、第１のゲート絶縁膜５０の形成方法としては、ＣＶ
Ｄプロセスでも熱シリコン酸化膜形成法であってもよ
い。

【００３３】このようにして制御ゲート８０と浮遊ゲー
ト６０間の第２のゲート絶縁膜７０を形成することによ
って、ゲート絶縁膜７０中に正電荷のトラップ領域が形
成される。この理由により、図５（ｂ）のバンド図に示
すように、制御ゲート８０及び浮遊ゲート６０のうちの
電圧の低い側の第２のゲート絶縁膜７０の伝導帯の電界
が大きく、逆に制御ゲート８０及び浮遊ゲート６０のう
ちの電圧の高い側の第２のゲート絶縁膜７０の伝導体層
の電界が小さくなるように、絶縁膜７０を形成すること
ができる。

【００３４】従って本実施例によれば、電圧の高い側の
第２のゲート絶縁膜７０の伝導帯の電界が小さくなるよ
うにしているので、トンネルした電子を加速する電界が
緩和され、絶縁膜７０中への電子や正孔の捕獲が抑制さ
れる。一方、電圧の低い側の第２の絶縁膜７０の伝導帯
の電界が大きくなるようにしているので、電子が絶縁膜
７０中をトンネルする領域の電界は強くなり、浮遊ゲー
ト６０への電子の注入効率は劣化しない。このため、ト
ンネル絶縁膜としての第２のゲート絶縁膜７０の劣化が
抑制される共に、所望のデータ書き換えスピードが得ら
れる。

【００３５】特に、図６（ａ）のバンド図に示すよう
に、第２のゲート絶縁膜７０の伝導帯の電界の折れ曲が
り点でのポテンシャルが、制御ゲート８０及び浮遊ゲー
ト６０のうちの電圧の低い方の伝導帯のポテンシャルよ
りも低くなるように、絶縁膜７０を形成するとよい。こ
のようにすることにより、制御ゲート８０若しくは浮遊
ゲート６０の伝導帯上の電子が、シリコン酸化膜７１中
の電界が大きい領域にトンネル現象により注入されるた
め、一定のトンネル電流を流すのに、制御ゲート電極８
０とシリコン基板１０間に印加する電圧を小さくでき
る。

【００３６】また、図６（ｂ）のバンド図に示すよう
に、正電荷トラップ領域となる絶縁膜７０の伝導帯の電
界の折れ曲がり点と制御ゲート８０の界面との距離、若
しくは電界の折れ曲がり点と浮遊ゲート６０の界面との
距離を、電子がダイレクト・トンネリングする約４ｎｍ
以下になるように形成してもよい。（実施例４〜６）図７は第４の実施例に係わるＭＯＳト
ランジスタ、図８は第５の実施例に係わるＥＥＰＲＯ
Ｍ、図９は第６の実施例に係わるＥＥＰＲＯＭを説明す
るためのもので、各々の図において（ａ）は素子構造を
示す断面図、（ｂ）はバンド図を示している。

【００３７】これらの実施例は、基本的には第１〜３の
実施例と同様であるが、第１〜３の実施例と異なる点
は、電圧の低い側の電界が大きく電圧の高い側の電界が
小さくなるように制御する絶縁膜を、誘電率が異なる複
数の絶縁膜を積層することによって形成したことにあ
る。図７は第１の実施例の改良、図８は第２の実施例の
改良、図９は第３の実施例の改良である。

【００３８】例えば、図７において、ゲート絶縁膜３０
を、シリコン酸化膜３１，シリコン窒化膜３５、シリコ
ン酸化膜３１の積層膜とすることにより、シリコン酸化
膜中３１の電界は大きくなり、シリコン窒化膜３５領域
は電界が小さくなる。また、シリコン酸化膜３１とシリ
コン窒化膜３５の膜厚を制御することにより、絶縁膜３
０の伝導帯の電界の折れ曲がり点でのポテンシャルが、
基板１０及びゲート電極４０のうちの電圧の低い方の伝
導帯のポテンシャルよりも低くなるようにすることがで
きる。また、シリコン酸化膜３１の膜厚を４ｎｍ以下に
することによって、電子の注入界面から絶縁体層の電界
の折れ曲がり点間の距離を電子がダイレクト・トンネリ
ングできる約４ｎｍ以下にすることができる。

【００３９】上記のことは、図８、図９の実施例におい
ても同様である。なお、図８ではトンネル絶縁膜として
の第１のゲート絶縁膜５０がシリコン酸化膜５１，シリ
コン窒化膜５５、シリコン酸化膜５１の積層膜で形成さ
れ、図９ではトンネル絶縁膜としての第２のゲート絶縁
膜７０がシリコン酸化膜７１，シリコン窒化膜７５、シ
リコン酸化膜７１の積層膜で形成されている。（実施例７）図１０は、本発明の第７の実施例に係わる
ＭＯＳトランジスタを説明するためのもので、（ａ）は
素子構造断面図、（ｂ）（ｃ）（ｄ）はバンド図の例を
示している。

【００４０】図１０（ａ）に示すように、本実施例のゲ
ート絶縁膜は、窒素を含む膜３２でシリコン酸化膜３１
を挟み込む構造になっている。このとき、窒素を含む膜
は、他の材料でもよく、シリコン酸化膜とシリコンの間
の仕事ポテンシャルを持つものであればよい。このよう
にすることで、図１０（ｂ）（ｃ）（ｄ）に示すよう
に、ゲート電極及び半導体基板の伝導帯から、段階的に
シリコン酸化膜の伝導帯につながるように絶縁膜を形成
する。

【００４１】また、この実施例は、ＭＯＳトランジスタ
のみではなく、電荷蓄積層に電荷を出し入れして動作す
る不揮発性メモリにおいて、その電荷を通す領域の絶縁
膜に適用することもできる。

【００４２】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、半導体基板としてシリ
コンを用いたが、これに限るものではなく、IV族以外の
半導体や化合物半導体を用いることができる。また、絶
縁膜の材料や厚さ等も仕様に応じて適宜変更可能であ
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。

【００４３】

【発明の効果】以上詳述したように本発明によれば、電
圧の高い側の絶縁膜の伝導帯の電界が小さくなり、電圧
の低い側の絶縁膜の伝導帯の電界が大きくなるようゲー
ト絶縁膜を形成しているので、同じゲート印加電圧であ
ってもインパクトイオン化による電子・正孔対の生成を
少なくすることができる。これにより、ゲート絶縁膜の
高信頼化と動作速度の高速化の両立をはかることが可能
となる。

【００４４】また、フラッシュＥＥＰＲＯＭのような記
憶装置とした場合、電圧の高い側の絶縁膜の伝導帯の電
界が小さく、逆に電圧の低い側の絶縁膜の伝導帯の電界
が大きくなるように絶縁膜を形成しているので、トンネ
ルした電子を加速する電界が緩和され、これにより絶縁
膜中への電子や正孔の捕獲が抑制される。一方、電子が
トンネル絶縁膜中をトンネルする領域の電界は強くなっ
ているので、浮遊ゲートへの電子の注入効率は劣化しな
い。従って、ＥＥＰＲＯＭにおけるトンネル絶縁膜の高
信頼化とデータ書き替えの高速化をはかることが可能と
なる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＭＯＳトランジスタの素
子構造断面図とバンド図。

【図２】第１の実施例の変形例における絶縁膜のバンド
図。

【図３】第２の実施例に係わるフラッシュＥＥＰＲＯＭ
の素子構造断面図とハンド図。

【図４】第２の実施例の変形例における絶縁膜のバンド
図。

【図５】第３の実施例に係わるフラッシュＥＥＰＲＯＭ
の素子構造断面図とバンド図。

【図６】第３の実施例の変形例における絶縁膜のバンド
図。

【図７】第４の実施例に係わるＭＯＳトランジスタの素
子構造断面図とバンド図。

【図８】第５の実施例に係わるフラッシュＥＥＰＲＯＭ
の素子構造断面図とバンド図。

【図９】第６の実施例に係わるフラッシュＥＥＰＲＯＭ
の素子構造断面図とバンド図。

【図１０】第７の実施例に係わるＭＯＳトランジスタ素
子構造断面図とバンド図。

【符号の説明】

１０…ｐ型シリコン基板（半導体基板）２０…ソース
・ドレイン拡散層３０…ゲート絶縁膜３１…シリコ
ン酸化膜３２…Ｎ添加の中間層３５…シリコ
ン窒化膜４０…ゲート電極５０…第１の
ゲート絶縁膜５１…シリコン酸化膜５２…Ｎ添加
の中間層５５…シリコン窒化膜６０…浮遊ゲ
ート（電荷蓄積層）７０…第２のゲート絶縁膜７１…シリコ
ン酸化膜７２…Ｎ添加の中間層７５…シリコ
ン窒化膜８０…制御ゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を介してゲート電極
を積層したＭＯＳ型半導体装置において、前記基板と電極との間に電圧を印加した時、基板及び電
極のうちの電圧の低い側の前記絶縁膜の伝導帯の電界が
大きく、且つ基板及び電極のうちの電圧の高い側の前記
絶縁膜の伝導帯の電界が小さくなるように、前記絶縁膜
を形成してなることを特徴とするＭＯＳ型半導体装置。
【請求項２】半導体基板上に第１の絶縁膜を介して電荷
蓄積層を形成し、この電荷蓄積層上に第２の絶縁膜を介
して制御ゲートを形成したＭＯＳ型半導体装置におい
て、前記基板と制御ゲートとの間に電圧を印加した時、基板
及び電荷積層のうちの電圧の低い側の第１の絶縁膜の伝
導帯の電界が大きく、且つ基板及び電荷積層のうちの電
圧の高い側の第１の絶縁膜の伝導帯の電界が小さくなる
ように、第１の絶縁膜を形成してなることを特徴とする
ＭＯＳ型半導体装置。
【請求項３】半導体基板上に第１の絶縁膜を介して電荷
蓄積層を形成し、この電荷蓄積層上に第２の絶縁膜を介
して制御ゲートを形成したＭＯＳ型半導体装置におい
て、前記基板と制御ゲートとの間に電圧を印加した時、制御
ゲート及び電荷蓄積層のうちの電圧の低い側の第２の絶
縁膜の伝導帯の電界が大きく、且つ制御ゲート及び電荷
蓄積層のうちの電圧の高い側の第２の絶縁膜の伝導帯の
電界が小さくなるように、第２の絶縁膜を形成してなる
ことを特徴とするＭＯＳ型半導体装置。
【請求項４】電圧の低い側の電界が大きく電圧の高い側
の電界が小さくなるように形成された前記絶縁膜の伝導
帯の電界の折れ曲がり点でのポテンシャルが、該絶縁膜
を挟む２つの層のうちの電圧の低い方の伝導帯のポテン
シャルよりも低いことを特徴とする請求項１〜３のいず
れかに記載のＭＯＳ型半導体装置。
【請求項５】電圧の低い側の電界が大きく電圧の高い側
の電界が小さくなるように形成された前記絶縁膜の伝導
帯の電界の折れ曲がり点が、該絶縁膜を挟む２つの層の
うちの電圧の低い方と該絶縁膜との界面から約４ｎｍ以
下であることを特徴とする請求項１〜３のいずれかに記
載のＭＯＳ型半導体装置。
【請求項６】半導体基板上に絶縁膜を介してゲート電極
を積層したＭＯＳ型半導体装置において、前記基板と絶縁膜界面及び前記ゲート電極と絶縁膜界面
において、前記絶縁膜の伝導帯のポテンシャルが段階的
に前記基板及びゲート電極の伝導帯のポテンシャルまで
下がっているような絶縁膜構造を持つことを特徴とする
ＭＯＳ型半導体装置。