JPH10125815A

JPH10125815A - 電界効果トランジスタ

Info

Publication number: JPH10125815A
Application number: JP8663997A
Authority: JP
Inventors: Morikazu Konishi; 守一小西
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-08
Filing date: 1997-04-04
Publication date: 1998-05-15

Abstract

(57)【要約】【課題】本発明は、ゲート絶縁膜又はトンネル酸化膜
中に生成されるトラップに起因するデバイス特性の劣化
を防止し、トランジスタ動作の信頼性を向上させること
ができる電界効果トランジスタを提供することを目的と
する。【解決手段】例えばｐ型シリコン基板１０上に形成さ
れたフィールド酸化膜１２によって周囲を囲まれた素子
領域表面には、ｎ⁺型ソース領域１４及びｎ⁺型ドレイ
ン領域１６が相対して形成され、これらｎ⁺型ソース領
域１４とｎ⁺型ドレイン領域１６とに挟まれたチャネル
領域１８上方には、例えばポリシリコンからなるゲート
電極２０が形成され、このゲート電極２０とチャネル領
域１８との間には、１０ｎｍの間隔の減圧状態の空隙２
２が設けられている。即ち、チャネル領域１８を挟むフ
ィールド酸化膜１２間にゲート電極２０が橋架され、こ
のゲート電極２０がチャネル領域１８上方を通る構造と
なっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタ（Field Effect Transistor ）に関するものであ
る。

【０００２】

【従来の技術】従来の電界効果トランジスタにおいて
は、ＭＩＳ（Metal Insulator Semiconductor ）構造が
一般的である。このＭＩＳ構造においては、例えばシリ
コン基板表面に設けられたチャネル領域とゲート電極と
の間に、ゲート絶縁膜が介在し、このゲート絶縁膜によ
ってゲート電極とチャネル領域との電気的絶縁が確保さ
れている。そしてゲート電極に所定の電圧が印加される
と、その電界効果により、チャネル領域を流れる電流が
制御されるようになっている。

【０００３】例えば従来のｎチャネルＭＯＳ（Metal Ox
ide Semiconductor ）トランジスタを、そのエネルギー
帯構造を示す図２５を用いて説明する。シリコン基板２
００上に、厚さ６ｎｍのゲート酸化膜２０２を介して、
例えば金属シリサイドからなるゲート電極２０４が形成
されている。そして、ゲート電極２０４に印加するゲー
ト電圧Ｖｇが零、即ちＶg ＝０のとき、図２５（ａ）に
示されるように、ゲート電極２０４の仕事関数φがシリ
コン基板２００の電子親和力χ_Sより大きいことによ
り、ゲート電極２０４のフェルミ準位Ｅf はシリコン基
板２００の伝導帯下端のエネルギー準位Ｅc よりも電子
に対するポテンシャルエネルギーが低くなっている。

【０００４】次に、ゲート電極２０４に正のゲート電圧
Ｖｇを印加すると、即ちＶg ＞０のとき、図２５（ｂ）
に示されるように、ゲート電極２０４のフェルミ準位Ｅ
f はシリコン基板２００の伝導帯下端のエネルギー準位
Ｅc に対して更にポテンシャルエネルギーが低くなる。
そしてゲート酸化膜２０２との界面近傍のシリコン基板
２００表面には、電子が蓄積され、ｎチャネルが形成さ
れる。なお、ここでは、シリコン基板２００表面におけ
るエネルギーバンドの湾曲は図示しないこととする。

【０００５】しかしながら、上記従来のｎチャネルＭＯ
Ｓトランジスタにおいては、ゲート酸化膜２０２中に生
成されるトラップにより、デバイス動作の信頼性が劣化
するという問題があった。即ち、図２６（ａ）、（ｂ）
に示されるように、ゲート酸化膜２０２中にトラップ２
０６があると、このトラップ２０６に電子２０８が捕獲
される。そしてこの場合には、電子２０８に対するポテ
ンシャル障壁が大きいことから、電子２０８が一度トラ
ップ２０６に捕獲されると、ゲート電圧Ｖｇが、図２６
（ａ）に示すＶg ＝０のときでも、図２６（ｂ）に示す
Ｖg ＞０のときでも、電子２０８は容易にトラップ２０
６から放出されない。このため、リーク電流やホットキ
ャリアの発生等によるｎチャネルＭＯＳトランジスタの
動作の信頼性の劣化を引き起こすことになる。また、ゲ
ート酸化膜２０２とシリコン基板２００又はゲート電極
２０４との熱膨張係数の相違により、ゲート酸化膜２０
２に歪が生じる場合がある。そしてこのゲート酸化膜２
０２の歪によっても、トラップ２０６が存在する場合と
同様、ｎチャネルＭＯＳトランジスタの動作の信頼性の
劣化が引き起こされていた。

【０００６】次に、ＭＯＳトランジスタのゲート酸化膜
中に電荷蓄積部を設けることにより、例えばＥＰＲＯＭ
（Erasable and Programable Read Only Memory ）やＥ
ＥＰＲＯＭ（Electrically Erasable and Programable
Read Only Memory）として使用される従来の不揮発性メ
モリについて述べる。

【０００７】なお、このような不揮発性メモリには、電
荷蓄積部としてポリシリコン層を用いたフローティング
ゲート構造や、電荷蓄積部として積層されたシリコン窒
化膜及びシリコン酸化膜を用いたＭＮＯＳ（Metal Nitr
ide Oxide Semiconductor ）構造又はＭＯＮＯＳ（Meta
l Oxide Nitride Oxide Semiconductor ）構造などがあ
るが、ここではフローティングゲート構造の不揮発性メ
モリについて、図２７を用いて説明する。

【０００８】例えばｐ型シリコン基板２１０上に、フィ
ールド酸化膜２１２が形成され、素子間分離が行われて
いる。このフィールド酸化膜２１２によって周囲を囲ま
れた素子領域表面には、ｎ⁺型ソース領域２１４及びｎ
⁺型ドレイン領域２１６が相対して形成されている。ま
た、これらのｎ⁺型ソース領域２１４とｎ⁺型ドレイン
領域２１６とに挟まれたチャネル領域２１８上には、薄
膜のゲート酸化膜２２０を介して、ポリシリコン層から
なるフローティングゲート電極２２２が形成されてい
る。更に、このフローティングゲート電極２２２上に
は、シリコン酸化膜２２４を介して、ポリシリコン層か
らなるコントロールゲート電極２２６が形成されてい
る。即ち、２層ポリシリコンゲート構造になっている。

【０００９】そしてこうしたフローティングゲート構造
の不揮発性メモリにおける情報の記憶は、フローティン
グゲート電極２２２への電荷の蓄積によって行う。即
ち、コントロールゲート電極２２６及びｎ⁺型ドレイン
領域２１６に高電圧のプログラム電圧を印加して、ｎ⁺
型ドレイン領域２１６近傍のチャネル領域２１８におい
て発生した高エネルギーのホットエレクトロンをトンネ
ル効果によってフローティングゲート電極２２２に注入
する、いわゆるドレインサイドＣＨＥ（Channel Hot El
ectron）注入により、データの書き込みを行う。

【００１０】また、データの消去は、ＥＰＲＯＭの場合
には、紫外線を照射してフローティングゲート電極２２
２の電子を自由電子として解き放つことによって行い、
ＥＥＰＲＯＭの場合には、ｎ⁺型ソース領域２１４に高
電圧の消去電圧を印加してフローティングゲート電極２
２２の電子をトンネル効果によって引き抜く、いわゆる
ＦＮ（Fowler-Nordheim ）トンネル放出によって行う。

【００１１】このように、上記従来のフローティングゲ
ート構造の不揮発性メモリにおいては、電荷がゲート酸
化膜２２０を通り抜けるトンネル効果を利用したフロー
ティングゲート電極２２２への電荷の蓄積又は放電によ
ってデータの書き込み／消去を行うことから、書き込み
／消去の度ごとに電荷の流出入が行われるゲート酸化膜
２２０の劣化が避けられず、書き込み／消去の閾値電圧
Ｖthが次第に変化し、ゲート酸化膜２２０の寿命により
データの書き込み／消去の回数が１０⁶回程度に制限さ
れるという問題があった。

【００１２】なお、ここではフローティングゲート構造
の不揮発性メモリについて説明したが、ＭＮＯＳ構造又
はＭＯＮＯＳ構造の不揮発性メモリの場合においても、
同様の問題があった。即ち、この場合の情報の記憶は、
フローティングゲート電極への電荷の蓄積により行う代
わりに、ゲート酸化膜とシリコン窒化膜との界面のトラ
ップ又はシリコン窒化膜中の深いエネルギーレベルのト
ラップへの電荷の蓄積により行う点が異なるが、データ
の書き込み／消去のメカニズムはフローティングゲート
構造の場合と同様であるため、同様にしてゲート酸化膜
の劣化が避けられず、このゲート酸化膜の寿命によりデ
ータの書き込み／消去の回数が制限されるという問題が
あった。

【００１３】次に、ＥＥＰＲＯＭのうち一括消去が可能
ないわゆるフラッシュＥＥＰＲＯＭについて、その中で
も、上記図２７に示すようにチャネル領域が全てフロー
ティングゲート電極によってカバーされているスタック
トゲート（ｓｔａｃｋｅｄｇａｔｅ）型ではなく、チャ
ネル領域の一部がコントロールゲート電極によってカバ
ーされているスプリットゲート（ｓｐｌｉｔｇａｔ
ｅ）型のフラッシュＥＥＰＲＯＭとして使用される不揮
発性メモリについて述べる。このスプリットゲート型の
フラッシュＥＥＰＲＯＭは、コントロールゲート電極が
チャネル領域の一部を直接に制御することにより、フロ
ーティングゲート電極の蓄積電荷が正方向に大きなばら
つきが生じても、書き込み／消去の閾値電圧Ｖthがばら
つくことを抑制して、安定した特性を得ることができる
ようにしたものである。

【００１４】なお、このようなスプリットゲート型フラ
ッシュＥＥＰＲＯＭとしては、これまでに数種類の構造
が提案されている。例えば、コントロールゲート電極及
びフローティングゲート電極にポリシリコン層を用いた
２層ポリシリコンゲート構造に、消去ゲート電極となる
ポリシリコン層を加えた、いわゆる３層ポリシリコンゲ
ート構造（F.Masuda, et al.,“A new Flash E²PROM ce
ll using triple polysilicon technology" Proc. IEEE
Int. Electron Devices Meet., p.464 (1984)等を参
照）、２層ポリシリコンゲート構造に加え、ワード線を
なす２本のコントロールゲート電極間に配置した３層目
のポリシリコン層を、共通の消去ゲート電極として使用
する、いわゆるサン・ディスク（Sun Disk）型構造（R.
Cemea, etal.,“A 34Mb 3.3V Serial Flash EEPROM for
Solid-State Disk Applications"Proc. IEEE Int. Sol
id-State Circuits Conf., p.126 (1995)等を参照）、
消去ゲート電極を使用せず、ドレイン領域へのＦＮトン
ネル放出によってデータの消去を行う、いわゆるＳＥＥ
Ｑ型構造（G.Samachisa, et al.,“A 128K Flash EEPRO
M Using Double-Polysilicon Technology" IEEE J. Sol
id-State Circuits,Vol. SC-22, No.5, p.676 (1987)
等を参照）、消去ゲート電極を使用せず、コントロール
ゲート電極へのＦＮトンネル放出によってデータの消去
を行う、いわゆるＳＴＴ型構造（S.Kianian, et al.,
“A novel 3volts-only, small sectorerase, high den
sity Flash E²PROM" Proc. IEEE Symp. VLSI Tech., p.
71 (1994)等を参照）などがある。

【００１５】ここでは３層ポリシリコンゲート構造及び
ＳＥＥＱ型構造のスプリットゲート型フラッシュＥＥＰ
ＲＯＭについて、それぞれ図２８及び図２９を用いて説
明する。なお、図２８（ａ）は従来の３層ポリシリコン
ゲート構造のスプリットゲート型フラッシュＥＥＰＲＯ
Ｍを示すチャネル長方向の断面図、図２８（ｂ）はその
垂直方向の断面図であり、図２９は従来のＳＥＥＱ型構
造のスプリットゲート型フラッシュＥＥＰＲＯＭを示す
チャネル長方向の断面図である。

【００１６】図２８（ａ）、（ｂ）に示されるように、
従来の３層ポリシリコンゲート構造のスプリットゲート
型フラッシュＥＥＰＲＯＭにおいては、例えばｐ型シリ
コン基板２３０上にフィールド酸化膜２３２が形成さ
れ、このフィールド酸化膜２３２によって周囲を囲まれ
た素子領域表面にｎ⁺型ソース領域２３４及びｎ⁺型ド
レイン領域２３６が相対して形成されている。また、こ
れらのｎ⁺型ソース領域２３４とｎ⁺型ドレイン領域２
３６とに挟まれて、チャネル領域２３８が設けられてい
る。

【００１７】また、フィールド酸化膜２３２上には、第
１ポリシリコン層からなる消去ゲート電極２４０が形成
されている。そしてｎ⁺型ドレイン領域２３６に近いチ
ャネル領域２３８上には、薄膜のゲート酸化膜２４２を
介して、第２ポリシリコン層からなるフローティングゲ
ート電極２４４が形成されている。また、このフローテ
ィングゲート電極２４４は消去ゲート電極２４０上方に
まで延びており、これらフローティングゲート電極２４
４と消去ゲート電極２４０との間にはトンネル酸化膜２
４６が介在している。

【００１８】また、ｎ⁺型ソース領域２３４に近いチャ
ネル領域２３８上及びフローティングゲート電極２４４
上には、それぞれゲート酸化膜２４８及びシリコン酸化
膜２５０を介して、第３ポリシリコン層からなるコント
ロールゲート電極２５２が形成されている。こうして、
消去ゲート電極２４０、フローティングゲート電極２４
４、及びコントロールゲート電極２５２からなる３層ポ
リシリコンゲート構造になっている。

【００１９】そしてこの３層ポリシリコンゲート構造の
不揮発性メモリにおける情報の記憶は、フローティング
ゲート電極２４４への電荷の蓄積によって行う。即ち、
データの書き込みは、ｎ⁺型ソース領域２３４を接地し
てコントロールゲート電極２５２及びｎ⁺型ドレイン領
域２３６に高電圧のプログラム電圧を印加し、ドレイン
領域２３６近傍のチャネル領域２３８において発生した
アバランシェ効果による高エネルギーのホットエレクト
ロンをゲート酸化膜２４２を介してフローティングゲー
ト電極２４４に注入する、いわゆるドレインサイドＣＨ
Ｅ注入によって行う。また、データの消去は、消去ゲー
ト電極２４０に高電圧の消去電圧を印加し、フローティ
ングゲート電極２４４に蓄積された電子をフローティン
グゲート電極２４４底面からトンネル酸化膜２４６を介
して消去ゲート電極２４０へ引き抜く、いわゆるＦＮト
ンネル放出によって行う。

【００２０】このように、上記従来の３層ポリシリコン
ゲート構造のスプリットゲート型フラッシュＥＥＰＲＯ
Ｍにおいては、電荷がゲート酸化膜２４２及びトンネル
酸化膜２４６を通り抜けるトンネル効果を利用したフロ
ーティングゲート電極２４４への電荷の蓄積又は放電に
よってデータの書き込み／消去を行うことから、書き込
み／消去の度ごとに電荷の流出入が行われるゲート酸化
膜２４２及びトンネル酸化膜２４６の劣化が避けられ
ず、書き込み／消去の閾値電圧Ｖthが次第に変化し、ゲ
ート酸化膜２４２及びトンネル酸化膜２４６の寿命によ
りデータの書き込み／消去の回数が制限されるという問
題があった。

【００２１】なお、ここでは３層ポリシリコンゲート構
造について説明したが、同じく消去ゲート電極を使用す
るサン・ディスク型構造のスプリットゲート型フラッシ
ュＥＥＰＲＯＭにおいても、同様の問題があった。即
ち、この場合のデータの書き込みは、ドレインサイドＣ
ＨＥ注入によって行い、データの消去は、フローティン
グゲート電極に蓄積された電子をその側面からトンネル
酸化膜を介して消去ゲート電極側面へ引き抜く、いわゆ
るＦＮトンネル放出によって行うため、上記３層ポリシ
リコンゲート構造の場合と同様にして、チャネル領域と
フローティングゲート電極との間のゲート酸化膜及びフ
ローティングゲート電極側面と消去ゲート電極側面との
間のトンネル酸化膜の劣化が避けられず、これらゲート
酸化膜及びトンネル酸化膜の寿命によりデータの書き込
み／消去の回数が制限されるという問題があった。

【００２２】また、図２９に示されるように、従来のＳ
ＥＥＱ型構造のスプリットゲート型フラッシュＥＥＰＲ
ＯＭにおいては、例えばｐ型シリコン基板２３０上のフ
ィールド酸化膜（図示せず）によって周囲を囲まれた素
子領域表面にｎ⁺型ソース領域２３４及びｎ⁺型ドレイ
ン領域２３６が相対して形成されている。また、これら
のｎ⁺型ソース領域２３４とｎ⁺型ドレイン領域２３６
とに挟まれて、チャネル領域２３８が設けられている。

【００２３】また、ｎ⁺型ドレイン領域２３６上及びこ
れに隣接するチャネル領域２３８上には、薄膜のゲート
酸化膜２５４を介して、第１ポリシリコン層からなるフ
ローティングゲート電極２５６が形成されている。ま
た、ｎ⁺型ソース領域２３４上及びこれに隣接するチャ
ネル領域２３８上並びにフローティングゲート電極２５
６上には、それぞれゲート酸化膜２５８及びシリコン酸
化膜２６０を介して、第２ポリシリコン層からなるコン
トロールゲート電極２６２が形成されている。

【００２４】そしてこのＳＥＥＱ型構造の不揮発性メモ
リにおける情報の記憶は、フローティングゲート電極２
５６への電荷の蓄積によって行う。即ち、データの書き
込みは、上記３層ポリシリコンゲート構造の場合と同様
にドレインサイドＣＨＥ注入によって行う。また、デー
タの消去は、ｎ⁺型ドレイン領域２３６に高電圧の消去
電圧を印加し、フローティングゲート電極２５６に蓄積
された電子をその底面からゲート酸化膜２５４を介して
ｎ⁺型ドレイン領域２３６へ引き抜く、いわゆるＦＮト
ンネル放出によって行う。

【００２５】このように、上記従来のＳＥＥＱ型構造の
スプリットゲート型フラッシュＥＥＰＲＯＭにおいて
は、電荷がゲート酸化膜２５４を通り抜けるトンネル効
果を利用したフローティングゲート電極２５６への電荷
の蓄積又は放電によってデータの書き込み／消去を行う
ことから、書き込み／消去の度ごとに電荷の流出入が行
われるゲート酸化膜２５４の劣化が避けられず、書き込
み／消去の閾値電圧Ｖthが次第に変化し、ゲート酸化膜
２５４の寿命によりデータの書き込み／消去の回数が制
限されるという問題があった。

【００２６】なお、ここではＳＥＥＱ型構造について説
明したが、同じく消去ゲート電極を使用しないＳＴＴ型
構造のスプリットゲート型フラッシュＥＥＰＲＯＭにお
いても、同様の問題があった。即ち、この場合のデータ
の書き込みは、ＳＥＥＱ型構造の場合と同様にドレイン
サイドＣＨＥ注入によって行い、データの消去は、コン
トロールゲート電極に高電圧の消去電圧を印加し、フロ
ーティングゲート電極に蓄積された電子をトンネル酸化
膜を介してコントロールゲート電極へ引き抜く、いわゆ
るＦＮトンネル放出によって行うため、チャネル領域と
フローティングゲート電極との間のゲート酸化膜及びフ
ローティングゲート電極とコントロールゲート電極との
間のトンネル酸化膜の劣化が避けられず、これらゲート
酸化膜及びトンネル酸化膜の寿命によりデータの書き込
み／消去の回数が制限されるという問題があった。

【００２７】

【発明が解決しようとする課題】以上のように、上記従
来のＭＯＳトランジスタにおいては、ゲート酸化膜中に
生成されるトラップによるデバイス動作の信頼性の劣化
を防止し、信頼性を向上させるという課題があった。

【００２８】また、上記従来の不揮発性メモリにおいて
は、ゲート酸化膜又はトンネル酸化膜にトンネル電流を
流してデータの書き込み／消去を行うことによるゲート
酸化膜又はトンネル酸化膜の劣化を防止し、これらゲー
ト酸化膜又はトンネル酸化膜の寿命により制限されるデ
ータの書き込み／消去の回数を向上させるという課題が
あった。

【００２９】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、ゲート絶縁膜中に生成されるトラップ
に起因するデバイス特性の劣化を防止し、トランジスタ
動作の信頼性を向上させることができる電界効果トラン
ジスタを提供することを目的とする。

【００３０】また、不揮発性メモリとして使用される電
界効果トランジスタにおいて、データの書き込み／消去
を行う際の電荷の流出入によるゲート酸化膜又はトンネ
ル酸化膜の劣化を防止し、これらゲート酸化膜又はトン
ネル酸化膜の寿命により制限されるデータの書き込み／
消去の回数を向上させることができる電界効果トランジ
スタを提供することを目的とする。

【００３１】

【課題を解決するための手段】上記課題は、以下の本発
明に係る電界効果トランジスタにより達成される。即
ち、請求項１に係る電界効果トランジスタは、半導体基
板と、この半導体基板表面に設けられたチャネル領域
と、このチャネル領域上方に形成されたゲート電極とを
有し、チャネル領域とゲート電極との間に所定の間隔の
空隙が設けられていることを特徴とする。このように請
求項１に係る電界効果トランジスタにおいては、チャネ
ル領域上方に所定の間隔の空隙を介してゲート電極が形
成されていることにより、通常のＭＩＳ型電界効果トラ
ンジスタにおけるゲート絶縁膜が存在しない。このた
め、ゲート絶縁膜中に生成されるトラップ又はゲート絶
縁膜の歪が原因となるデバイス特性の劣化は生じない。

【００３２】また、請求項２に係る電界効果トランジス
タは、上記請求項１に係る電界効果トランジスタにおい
て、チャネル領域上にトンネル絶縁膜が形成されてお
り、チャネル領域上のトンネル絶縁膜とゲート電極との
間に所定の間隔の空隙が設けられている構成とすること
により、上記請求項１に係る電界効果トランジスタの場
合と同様の作用を奏する。また、仮にチャネル領域上の
トンネル絶縁膜中にトラップが生成されても、このトラ
ップに捕獲された電子はトンネル効果によりトンネル絶
縁膜を容易に通り抜けることが可能である。このため、
チャネル領域上のトンネル絶縁膜中に生成されるトラッ
プが原因となるデバイス特性の劣化が抑制される。更
に、チャネル領域表面がトンネル絶縁膜によって覆われ
ているため、チャネル領域表面が露出していることによ
るデバイス特性の劣化が防止される。

【００３３】また、請求項３に係る電界効果トランジス
タは、上記請求項１又は２に係る電界効果トランジスタ
において、ゲート電極底面にトンネル絶縁膜が形成さ
れ、チャネル領域とゲート電極底面のトンネル絶縁膜と
の間又はチャネル領域上のトンネル絶縁膜とゲート電極
底面のトンネル絶縁膜との間に所定の間隔の空隙が設け
られている構成とすることにより、上記請求項１に係る
電界効果トランジスタの場合と同様の作用を奏すること
に加え、ゲート電極底面がトンネル絶縁膜によって覆わ
れているため、ゲート電極底面が露出していることによ
るデバイス特性の劣化が防止される。。また、仮にゲー
ト電極底面のトンネル絶縁膜中にトラップが生成されて
も、このトラップに捕獲された電子はトンネル効果によ
りトンネル絶縁膜を容易に通り抜けることが可能であ
る。このため、ゲート電極底面のトンネル絶縁膜中に生
成されるトラップが原因となるデバイス特性の劣化が抑
制される。

【００３４】また、請求項４に係る電界効果トランジス
タは、上記請求項１〜３のいずれかに係る電界効果トラ
ンジスタにおいて、半導体基板上にゲート電極を支える
ためのスペーサが設けられている構成とすることによ
り、チャネル領域上方に所定の間隔の空隙を隔てて形成
されたゲート電極が安定的に支持されると共に、チャネ
ル領域とゲート電極との間の空隙が所定の間隔に保持さ
れる。

【００３５】また、請求項５に係る電界効果トランジス
タは、上記請求項１〜４のいずれかに係る電界効果トラ
ンジスタにおいて、膜厚の厚いフィールド絶縁膜を利用
し、このフィールド絶縁膜間にチャネル領域を挟んでゲ
ート電極が橋架されている構造とすることにより、チャ
ネル領域上方に所定の間隔の空隙を隔ててゲート電極が
容易に形成される。

【００３６】また、請求項６に係る電界効果トランジス
タは、上記請求項１〜５のいずれかに係る電界効果トラ
ンジスタにおいて、チャネル領域又はチャネル領域上の
トンネル絶縁膜とゲート電極又はゲート電極底面のトン
ネル絶縁膜との間の空隙が常圧の気体又は減圧された気
体により充填されている構成とすることにより、たとえ
チャネル領域表面が露出していても、それに起因するデ
バイス特性の劣化が抑制される。もっとも、環境による
デバイス特性の変動を防止するという観点からは、チャ
ネル領域表面が露出しないようにトンネル絶縁膜が形成
された状態において、上記空隙が常圧の気体又は減圧さ
れた気体により充填されていることが望ましい。この場
合の空隙を充填する気体としては、空気、窒素、酸素等
の気体があり、半導体デバイスを構成する絶縁膜、ゲー
ト電極膜等の導体膜から発生する不純物ガスが混入する
場合も含まれる。また、減圧された気体というとき、い
わゆる工学上の真空状態であることが特性的には望まし
いが、必ずしも程度の高い減圧状態に限定されるもので
はなく、ある程度の減圧状態であればよい。

【００３７】また、請求項７に係る電界効果トランジス
タは、上記請求項１〜５のいずれかに係る電界効果トラ
ンジスタにおいて、チャネル領域又はチャネル領域上の
トンネル絶縁膜とゲート電極又はゲート電極底面のトン
ネル絶縁膜との間の空隙が不活性なガスにより充填され
ている構成とすることにより、上記請求項６の場合とほ
ぼ同様の作用を奏する。この場合の不活性なガスとして
は、Ｈｅ（ヘリウム）、Ａｒ（アルゴン）、Ｎｅ（ネオ
ン）等の不活性気体、フロンガス、窒素等の反応しにく
い気体を用いる。

【００３８】また、請求項８に係る電界効果トランジス
タは、半導体基板と、この半導体基板表面に設けられた
チャネル領域と、このチャネル領域上方に形成されたフ
ローティングゲート電極と、このフローティングゲート
電極上方に形成されたコントロールゲート電極とを有
し、チャネル領域とフローティングゲート電極との間
に、所定の間隔の空隙が設けられていることを特徴とす
る。このように請求項８に係る電界効果トランジスタに
おいては、チャネル領域上方に所定の間隔の空隙を介し
てフローティングゲート電極が形成されていることによ
り、通常のフローティングゲート構造の不揮発性メモリ
におけるゲート絶縁膜が存在しない。このため、電荷は
ゲート酸化膜を通り抜ける代わりに、所定の間隔の空隙
を通り抜けてフローティングゲート電極への電荷の蓄積
又はフローティングゲート電極からの電荷の放電が行わ
れる。従って、ゲート酸化膜の劣化によってデータの書
き込み／消去の回数が制限されることはなくなり、その
書き込み／消去の回数を大幅に、場合によっては半永久
的に増加させることが可能になる。また、ゲート酸化膜
の劣化によるデータの書き込み／消去の閾値電圧Ｖthシ
フトの経時変化がなくなり、書き込み／消去の動作電圧
も常に低く抑えることができ、消費電圧を低減させるこ
とが可能になる。

【００３９】また、請求項９に係る電界効果トランジス
タは、上記請求項８に係る電界効果トランジスタにおい
て、フローティングゲート電極とコントロールゲート電
極との間にも所定の間隔の空隙が設けられている構成と
することにより、上記請求項８に係る電界効果トランジ
スタの場合と同様の作用を奏する。また、フローティン
グゲート電極とコントロールゲート電極との間に絶縁膜
が介在している場合よりも両電極間の絶縁性に優れてい
るため、フローティングゲート電極とコントロールゲー
ト電極との間隔をより小さくすることが可能になる。

【００４０】また、請求項１０に係る電界効果トランジ
スタは、上記請求項８又は９に係る電界効果トランジス
タにおいて、チャネル領域上にトンネル絶縁膜が形成さ
れており、このチャネル領域上のトンネル絶縁膜とフロ
ーティングゲート電極との間に所定の間隔の空隙が設け
られている構成とすることにより、上記請求項８又は９
に係る電界効果トランジスタの場合と同様の作用を奏す
ることに加え、チャネル領域表面がトンネル絶縁膜によ
って覆われているため、チャネル領域表面が露出してい
ることによるデバイス特性の劣化が防止される。

【００４１】また、請求項１１に係る電界効果トランジ
スタは、上記請求項８〜１０のいずれかに係る電界効果
トランジスタにおいて、フローティングゲート電極底面
にトンネル絶縁膜が形成されており、チャネル領域又は
チャネル領域上のトンネル絶縁膜とフローティングゲー
ト電極底面のトンネル絶縁膜との間に所定の間隔の空隙
が設けられている構成とすることにより、上記請求項８
に係る電界効果トランジスタの場合と同様の作用を奏す
ることに加え、フローティングゲート電極底面がトンネ
ル絶縁膜によって覆われているため、フローティングゲ
ート電極底面が露出していることによるデバイス特性の
劣化が防止される。

【００４２】また、請求項１２に係る電界効果トランジ
スタは、上記請求項８〜１１のいずれかに係る電界効果
トランジスタにおいて、半導体基板とフローティングゲ
ート電極との間に、フローティングゲート電極を支える
スペーサが設けられている構成とすることにより、チャ
ネル領域上方に所定の間隔の空隙を隔てて形成されたフ
ローティングゲート電極を安定的に支持すると共に、チ
ャネル領域とフローティングゲート電極との間の空隙が
所定の間隔に保持される。

【００４３】また、請求項１３に係る電界効果トランジ
スタは、上記請求項９〜１２のいずれかに係る電界効果
トランジスタにおいて、半導体基板又はフローティング
ゲート電極とコントロールゲート電極との間に、コント
ロールゲート電極を支えるスペーサが設けられている構
成とすることにより、コントロールゲート電極が安定的
に支持されると共に、フローティングゲート電極とコン
トロールゲート電極との間の空隙が所定の間隔に保持さ
れる。

【００４４】また、請求項１４に係る電界効果トランジ
スタは、上記請求項８〜１３のいずれかに係る電界効果
トランジスタにおいて、膜厚の厚いフィールド絶縁膜を
利用し、このフィールド絶縁膜間にチャネル領域を挟ん
でフローティングゲート電極が橋架されている構造とす
ることにより、チャネル領域上方に所定の間隔の空隙を
隔ててフローティングゲート電極が容易に形成される。

【００４５】また、請求項１５に係る電界効果トランジ
スタは、上記請求項８〜１４のいずれかに係る電界効果
トランジスタにおいて、チャネル領域若しくはチャネル
領域上のトンネル絶縁膜とフローティングゲート電極若
しくはフローティングゲート電極底面のトンネル絶縁膜
との間の空隙、又はフローティングゲート電極とコント
ロールゲート電極との間の空隙が、常圧の気体又は減圧
された気体により充填されている構成とすることによ
り、たとえチャネル領域表面が露出していても、それに
起因するデバイス特性の劣化が抑制される。

【００４６】また、請求項１６に係る電界効果トランジ
スタは、上記請求項８〜１４のいずれかに係る電界効果
トランジスタにおいて、チャネル領域若しくはチャネル
領域上のトンネル絶縁膜とフローティングゲート電極若
しくはフローティングゲート電極底面のトンネル絶縁膜
との間の空隙、又はフローティングゲート電極とコント
ロールゲート電極との間の空隙が、不活性なガスにより
充填されている構成とすることにより、上記請求項１５
の場合とほぼ同様の作用を奏する。

【００４７】また、請求項１７に係る電界効果トランジ
スタは、半導体基板と、この半導体基板表面に設けられ
たチャネル領域と、このチャネル領域上方に形成された
電荷蓄積層と、この電荷蓄積層上に形成されたコントロ
ールゲート電極とを有し、チャネル領域と電荷蓄積層と
の間に、所定の間隔の空隙が設けられていることを特徴
とする。このように請求項１７に係る電界効果トランジ
スタにおいては、チャネル領域上方に、所定の間隔の空
隙を介して電荷蓄積層が形成されていることにより、通
常のＭＮＯＳ構造やＭＯＮＯＳ構造の不揮発性メモリに
おけるゲート絶縁膜が存在しない。このため、電荷がゲ
ート酸化膜を通り抜ける代わりに、所定の間隔の空隙を
通り抜けて電荷蓄積層への電荷の蓄積又は電荷蓄積層か
らの電荷の放電が行われる。従って、ゲート酸化膜の劣
化によりデータの書き込み／消去の回数が制限されるこ
とはなくなり、その書き込み／消去の回数を大幅に、場
合によっては半永久的に増加させることが可能になる。
また、ゲート酸化膜の劣化によるデータの書き込み／消
去の閾値電圧Ｖthシフトの経時変化がなくなり、書き込
み／消去の動作電圧も常に低く抑えることができ、消費
電圧を低減させることが可能になる。

【００４８】また、請求項１８に係る電界効果トランジ
スタは、上記請求項１７に係る電界効果トランジスタに
おいて、チャネル領域上にトンネル絶縁膜が形成されて
おり、このチャネル領域上のトンネル絶縁膜と電荷蓄積
層との間に所定の間隔の空隙が設けられている構成とす
ることにより、上記請求項１７に係る電界効果トランジ
スタの場合と同様の作用を奏することに加え、チャネル
領域表面がトンネル絶縁膜によって覆われているため、
チャネル領域表面が露出していることによるデバイス特
性の劣化が防止される。

【００４９】また、請求項１９に係る電界効果トランジ
スタは、上記請求項１７又は１８に係る電界効果トラン
ジスタにおいて、半導体基板と電荷蓄積層との間に、電
荷蓄積層を支えるスペーサが設けられている構成とする
ことにより、電荷蓄積層が安定的に支持されると共に、
チャネル領域と電荷蓄積層との間の空隙が所定の間隔に
保持される。

【００５０】また、請求項２０に係る電界効果トランジ
スタは、上記請求項１７〜１９のいずれかに係る電界効
果トランジスタにおいて、膜厚の厚いフィールド絶縁膜
を利用し、このフィールド絶縁膜間にチャネル領域を挟
んで電荷蓄積層が橋架されている構造とすることによ
り、チャネル領域上方に所定の間隔の空隙を隔てて電荷
蓄積層が容易に形成される。

【００５１】なお、上記請求項１７〜２０のいずれかに
係る電界効果トランジスタにおいて、電荷蓄積層として
はシリコン窒化膜を用いることが好適である。この場
合、情報の記憶は、シリコン窒化膜中の深いエネルギー
レベルのトラップへの電荷の蓄積により行われる。ま
た、上記請求項１７〜２０のいずれかに係る電界効果ト
ランジスタにおいて、電荷蓄積層としては順に積層され
たシリコン酸化膜及びシリコン窒化膜を用いることが好
適である。この場合、情報の記憶は、シリコン窒化膜中
の深いエネルギーレベルのトラップ又はシリコン窒化膜
とシリコン酸化膜との界面のトラッへの電荷の蓄積によ
り行われる。

【００５２】また、請求項２３に係る電界効果トランジ
スタは、上記請求項１７〜２０のいずれかに係る電界効
果トランジスタにおいて、チャネル領域又はチャネル領
域上のトンネル絶縁膜と電荷蓄積層との間の空隙が、常
圧の気体又は減圧された気体により充填されている構成
とすることにより、チャネル領域表面が露出していて
も、それに起因するデバイス特性の劣化が抑制される。
また、請求項２４に係る電界効果トランジスタは、上記
請求項１７〜２０のいずれかに係る電界効果トランジス
タにおいて、チャネル領域又はチャネル領域上のトンネ
ル絶縁膜と電荷蓄積層との間の空隙が、不活性なガスに
より充填されている構成とすることにより、上記請求項
２３の場合とほぼ同様の作用を奏する。

【００５３】また、請求項２５に係る電界効果トランジ
スタは、半導体基板と、この半導体基板表面に設けられ
たチャネル領域と、このチャネル領域周囲のフィールド
絶縁膜上に形成された消去電極と、チャネル領域上方に
形成され、消去電極上方にまで延びているフローティン
グゲート電極と、チャネル領域上方に形成され、フロー
ティングゲート電極上方にまで延びているコントロール
ゲート電極とを有し、チャネル領域とフローティングゲ
ート電極との間、及び消去電極とフローティングゲート
電極との間に、それぞれ所定の間隔の空隙が設けられて
いることを特徴とする。このように請求項２５に係る電
界効果トランジスタにおいては、チャネル領域上方及び
消去電極上方に、所定の間隔の空隙を介してフローティ
ングゲート電極が形成されていることにより、従来の３
層ポリシリコンゲート構造のスプリットゲート型フラッ
シュＥＥＰＲＯＭにおけるゲート絶縁膜及びトンネル絶
縁膜が存在しない。このため、電荷はゲート酸化膜及び
トンネル絶縁膜を通り抜ける代わりに、所定の間隔の空
隙を通り抜けてフローティングゲート電極への電荷の蓄
積又はフローティングゲート電極からの電荷の放電が行
われる。従って、ゲート酸化膜及びトンネル絶縁膜の劣
化によりデータの書き込み／消去の回数が制限されるこ
とはなくなり、その書き込み／消去の回数を大幅に、場
合によっては半永久的に増加させることが可能になる。
また、ゲート酸化膜及びトンネル絶縁膜の劣化によるデ
ータの書き込み／消去の閾値電圧Ｖthシフトの経時変化
がなくなり、書き込み／消去の動作電圧も常に低く抑え
ることができ、消費電圧を低減させることが可能にな
る。

【００５４】また、請求項２６に係る電界効果トランジ
スタは、半導体基板と、この半導体基板表面に設けられ
たチャネル領域と、このチャネル領域周囲のフィールド
絶縁膜上に形成された消去電極と、チャネル領域上方に
形成されたフローティングゲート電極と、チャネル領域
上方に形成され、フローティングゲート電極上方にまで
延びているコントロールゲート電極とを有し、チャネル
領域とフローティングゲート電極との間及び消去電極と
フローティングゲート電極との間に、それぞれ所定の間
隔の空隙が設けられていることを特徴とする。このよう
に請求項２６に係る電界効果トランジスタにおいては、
チャネル領域上方に所定の間隔の空隙を介してフローテ
ィングゲート電極が形成されていると共に、消去電極と
フローティングゲート電極との間にも所定の間隔の空隙
が設けられていることにより、従来のサン・ディスク型
構造のスプリットゲート型フラッシュＥＥＰＲＯＭにお
けるゲート絶縁膜及びトンネル絶縁膜が存在しない。こ
のため、電荷はゲート酸化膜及びトンネル絶縁膜を通り
抜ける代わりに、所定の間隔の空隙を通り抜けてフロー
ティングゲート電極への電荷の蓄積又はフローティング
ゲート電極からの電荷の放電が行われる。従って、ゲー
ト酸化膜及びトンネル絶縁膜の劣化によりデータの書き
込み／消去の回数が制限されることはなくなり、その書
き込み／消去の回数を大幅に、場合によっては半永久的
に増加させることが可能になる。また、ゲート酸化膜及
びトンネル絶縁膜の劣化によるデータの書き込み／消去
の閾値電圧Ｖthシフトの経時変化がなくなり、書き込み
／消去の動作電圧も常に低く抑えることができ、消費電
圧を低減させることが可能になる。

【００５５】また、請求項２７に係る電界効果トランジ
スタは、上記請求項２５又は２６に係る電界効果トラン
ジスタにおいて、チャネル領域とコントロールゲート電
極との間及びフローティングゲート電極とコントロール
ゲート電極との間にも所定の間隔の空隙が設けられてい
る構成とすることにより、上記請求項２５又は２６に係
る電界効果トランジスタの場合と同様の作用を奏するこ
とに加え、チャネル領域とコントロールゲート電極との
間及びフローティングゲート電極とコントロールゲート
電極との間にそれぞれゲート絶縁膜及び絶縁膜が介在し
ている場合よりも絶縁性に優れているため、チャネル領
域とコントロールゲート電極との間隔及びフローティン
グゲート電極とコントロールゲート電極との間隔をより
小さくすることが可能になる。

【００５６】また、請求項２８に係る電界効果トランジ
スタは、半導体基板と、この半導体基板表面に設けられ
たチャネル領域と、このチャネル領域上方に形成された
フローティングゲート電極と、チャネル領域上方に形成
され、フローティングゲート電極上方にまで延びている
コントロールゲート電極とを有し、チャネル領域とフロ
ーティングゲート電極との間に所定の間隔の空隙が設け
られていることを特徴とする。このように請求項２８に
係る電界効果トランジスタにおいては、チャネル領域上
方に所定の間隔の空隙を介してフローティングゲート電
極が形成されていることにより、従来のＳＥＥＱ型構造
のスプリットゲート型フラッシュＥＥＰＲＯＭにおける
ゲート絶縁膜が存在しない。このため、電荷はゲート酸
化膜を通り抜ける代わりに、所定の間隔の空隙を通り抜
けてフローティングゲート電極への電荷の蓄積又はフロ
ーティングゲート電極からの電荷の放電が行われる。従
って、ゲート酸化膜の劣化によりデータの書き込み／消
去の回数が制限されることはなくなり、その書き込み／
消去の回数を大幅に、場合によっては半永久的に増加さ
せることが可能になる。また、ゲート酸化膜の劣化によ
るデータの書き込み／消去の閾値電圧Ｖthシフトの経時
変化がなくなり、書き込み／消去の動作電圧も常に低く
抑えることができ、消費電圧を低減させることが可能に
なる。

【００５７】また、請求項２９に係る電界効果トランジ
スタは、上記請求項２８に係る電界効果トランジスタに
おいて、フローティングゲート電極とコントロールゲー
ト電極との間に所定の間隔の空隙が設けられていること
を特徴とする。このように請求項２９に係る電界効果ト
ランジスタにおいては、チャネル領域上方に所定の間隔
の空隙を介してフローティングゲート電極が形成されて
いると共に、フローティングゲート電極とコントロール
ゲート電極との間にも所定の間隔の空隙が設けられてい
ることにより、従来のＳＴＴ型構造のスプリットゲート
型フラッシュＥＥＰＲＯＭにおけるゲート絶縁膜及びト
ンネル絶縁膜が存在しない。このため、電荷はゲート酸
化膜及びトンネル絶縁膜を通り抜ける代わりに、所定の
間隔の空隙を通り抜けてフローティングゲート電極への
電荷の蓄積又はフローティングゲート電極からの電荷の
放電が行われる。従って、ゲート酸化膜及びトンネル絶
縁膜の劣化によりデータの書き込み／消去の回数が制限
されることはなくなり、その書き込み／消去の回数を大
幅に、場合によっては半永久的に増加させることが可能
になる。また、ゲート酸化膜及びトンネル絶縁膜の劣化
によるデータの書き込み／消去の閾値電圧Ｖthシフトの
経時変化がなくなり、書き込み／消去の動作電圧も常に
低く抑えることができ、消費電圧を低減させることが可
能になる。

【００５８】また、請求項３０に係る電界効果トランジ
スタは、上記請求項２８又は２９に係る電界効果トラン
ジスタにおいて、チャネル領域とコントロールゲート電
極との間間にも所定の間隔の空隙が設けられている構成
とすることにより、上記請求項２８又は２９に係る電界
効果トランジスタの場合と同様の作用を奏することに加
え、チャネル領域とコントロールゲート電極との間にゲ
ート絶縁膜が介在している場合よりも絶縁性に優れてい
るため、チャネル領域とコントロールゲート電極との間
隔をより小さくすることが可能になる。

【００５９】また、請求項３１に係る電界効果トランジ
スタは、上記請求項２５〜３０のいずれかに係る電界効
果トランジスタにおいて、チャネル領域とフローティン
グゲート電極との間の空隙、消去電極とフローティング
ゲート電極との間の空隙、消去電極とコントロールゲー
ト電極との間の空隙、チャネル領域とコントロールゲー
ト電極との間の空隙、又はフローティングゲート電極と
コントロールゲート電極との間の空隙が、常圧の気体又
は減圧された気体により充填されている構成とすること
により、チャネル領域表面が露出していても、それに起
因するデバイス特性の劣化が抑制される。

【００６０】また、請求項３２に係る電界効果トランジ
スタは、上記請求項２５〜３０のいずれかに係る電界効
果トランジスタにおいて、チャネル領域とフローティン
グゲート電極との間の空隙、消去電極とフローティング
ゲート電極との間の空隙、消去電極とコントロールゲー
ト電極との間の空隙、チャネル領域とコントロールゲー
ト電極との間の空隙、又はフローティングゲート電極と
コントロールゲート電極との間の空隙が、不活性なガス
により充填されている構成とすることにより、上記請求
項３１の場合とほぼ同様の作用を奏する。

【００６１】

【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施の形態を説明する。（第１の実施形態）本発明の第１の実施形態に係る電界
効果トランジスタを、図１及び図２を用いて説明する。
ここで、図１は本実施形態に係る電界効果トランジスタ
を示す平面図、図２（ａ）はそのＡ−Ａ´線断面を示す
断面図、図２（ｂ）はそのＢ−Ｂ´線断面を示す断面図
である。例えばｐ型シリコン基板１０上に、フィールド
酸化膜１２が形成され、素子間分離が行われている。こ
のフィールド酸化膜１２によって周囲を囲まれた素子領
域表面には、例えばＡｓ（ヒ素）等のｎ型不純物がドー
プされたｎ⁺型ソース領域１４及びｎ⁺型ドレイン領域
１６が相対して形成されている。また、これらのｎ⁺型
ソース領域１４とｎ⁺型ドレイン領域１６とに挟まれ
て、チャネル領域１８が設けられている。

【００６２】そしてチャネル領域１８を挟むフィールド
酸化膜１２間に、例えばポリシリコンからなるゲート電
極２０が橋架され、このゲート電極２０がチャネル領域
１８上方を通る構造となっている。従って、チャネル領
域１８上方にゲート電極２０が形成され、このゲート電
極２０とチャネル領域１８との間に、１０ｎｍの間隔の
減圧状態の空隙２２が設けられている点に本実施形態の
特徴がある。ここで、減圧状態とは、空隙２２を充填し
ている空気や半導体デバイスを構成する絶縁膜、導体膜
から発生した不純物ガスが減圧された状態であることを
いう。なお、フィールド酸化膜１２とゲート電極２０と
の間には、例えば厚さ１０ｎｍの絶縁薄膜２４が介在し
ている。

【００６３】次に、図１及び図２に示す電界効果トラン
ジスタの製造方法を、図３〜図７を用いて説明する。こ
こで、図３〜図７はそれぞれ図１及び図２に示す電界効
果トランジスタの製造方法を説明するための工程断面図
である。なお、各図中において、（ａ）は図１のＡ−Ａ
´線断面に対応する工程断面図であり、（ｂ）はＢ−Ｂ
´線断面に対応する工程断面図である。

【００６４】先ず、ｐ型シリコン基板１０上に、例えば
ＬＯＣＯＳ（Local Oxidation of Silicon）法を用い
て、フィールド酸化膜１２を選択的に形成し、素子間分
離を行う。続いて、このフィールド酸化膜１２によって
周囲を囲まれた素子領域表面に、例えば不純物拡散法を
用いて、Ａｓ等のｎ型不純物を選択的に添加し、ｎ⁺型
ソース領域１４及びｎ⁺型ドレイン領域１６を相対して
形成する。そしてこれらのｎ⁺型ソース領域１４とｎ⁺
型ドレイン領域１６とに挟まれた領域がチャネル領域１
８となる（図３参照）。

【００６５】次いで、例えばＳＯＧ（Spin On Glass ）
法を用いて、全面に、厚さ１０ｎｍの絶縁薄膜２４を形
成する（図４参照）。続いて、例えばＣＶＤ（Chemical
Vapor Deposition ）法を用いて、全面に、ポリシリコ
ン層２０ａを堆積する（図５参照）。そしてフォトリソ
グラフィ技術及びエッチング技術を用いて、このポリシ
リコン層２０ａを所定の形状にパターニングして、チャ
ネル領域１８上方を通りフィールド酸化膜１２上方にま
で延びているゲート電極２０を形成する（図６参照）。

【００６６】次いで、エッチング技術を用いて、絶縁薄
膜２４を除去する。このとき、露出している絶縁薄膜２
４を除去するだけでなく、チャネル領域１８上方の幅の
狭いゲート電極２０下の絶縁薄膜２４もサイドエッチン
グして除去する。他方、フィールド酸化膜１２上方の幅
の広いゲート電極２０下の絶縁薄膜２４はこのエッチン
グによっても残存する。こうして、チャネル領域１８を
挟むフィールド酸化膜１２間にゲート電極２０が橋架さ
れ、このゲート電極２６がチャネル領域１８上方を通る
構造となり、チャネル領域１８とゲート電極２０との間
には１０ｎｍの間隔の空隙２２が形成される（図７参
照）。

【００６７】次いで、図示はしないが、通常のＭＯＳト
ランジスタの製造方法と同様の工程に従って、配線層形
成等の前処理を終了した後、後処理においてパッケージ
に内装し、減圧封止を行う。こうして、図１及び図２に
示す電界効果トランジスタを作製する。

【００６８】以上のように、第１の実施形態に係る電界
効果トランジスタによれば、チャネル領域１８とゲート
電極２０との間に、１０ｎｍの間隔の減圧状態の空隙２
２が設けられていることにより、通常のＭＩＳ型電界効
果トランジスタにあるゲート絶縁膜が存在しないため、
ゲート絶縁膜中に生成されるトラップ又はゲート絶縁膜
の歪が原因となるデバイス特性の劣化が生じない。従っ
て、電界効果トランジスタの動作の信頼性を向上させる
ことができる。

【００６９】また、厚さ１０ｎｍの絶縁薄膜２４を形成
し、この絶縁薄膜２４上にゲート電極２０を形成した
後、チャネル領域１８上方の幅の狭いゲート電極２０下
の絶縁薄膜２４もサイドエッチングして除去することに
より、チャネル領域１８を挟むフィールド酸化膜１２間
にゲート電極２０が橋架される構造を形成することがで
きるため、チャネル領域１８とゲート電極２０との間に
容易に空隙２２を設けることができる。

【００７０】更に、チャネル領域１８上に形成した絶縁
薄膜２４の厚さがそのまま空隙２２の間隔となるため、
絶縁薄膜２４の厚さを制御することにより、空隙２２の
間隔が制御される。従って、空隙２２の間隔を容易にか
つ高精度に制御することができる。

【００７１】（第２の実施形態）本発明の第２の実施形
態に係る電界効果トランジスタを、図８及び図９を用い
て説明する。ここで、図８は本実施形態に係る電界効果
トランジスタを示す平面図、図９（ａ）はそのＡ−Ａ´
線断面を示す断面図、図９（ｂ）はそのＢ−Ｂ´線断面
を示す断面図である。なお、上記図１及び図２に示した
電界効果トランジスタと同一の要素には同一の符号を付
して説明を省略する。例えばｐ型シリコン基板１０上に
は、フィールド酸化膜１２が形成され、このフィールド
酸化膜１２によって周囲を囲まれた素子領域表面には、
ｎ型不純物がドープされたｎ⁺型ソース領域１４及びｎ
⁺型ドレイン領域１６が相対して形成されている。ま
た、これらのｎ⁺型ソース領域１４とｎ⁺型ドレイン領
域１６とに挟まれて、チャネル領域１８が設けられてい
る。

【００７２】そしてチャネル領域１８を挟むフィールド
酸化膜１２間には、例えばポリシリコン層及び金属シリ
サイド層が積層されたポリサイドからなるゲート電極２
６が橋架されて、このゲート電極２６がチャネル領域１
８上方を通る構造となっている。従って、チャネル領域
１８上方には、ゲート電極２６が形成され、このゲート
電極２６とチャネル領域１８との間には、８ｎｍの間隔
の減圧状態の空隙２８が設けられている。なお、フィー
ルド酸化膜１２とゲート電極２６との間には、例えば厚
さ８ｎｍの絶縁薄膜３０が介在している。

【００７３】更に、ｎ⁺型ソース領域１４及びｎ⁺型ド
レイン領域１６上方には、ゲート電極２６が食み出して
おり、この食み出したゲート電極２６とｎ⁺型ソース領
域１４及びｎ⁺型ドレイン領域１６との間に、ゲート電
極２６を支えるスペーサ３０ａ、３０ｂが設けられてい
る。従って、ゲート電極２６とチャネル領域１８との間
に、８ｎｍの間隔の減圧状態の空隙２８が設けられてい
ると共に、ゲート電極２６がスペーサ３０ａ、３０ｂに
よって支えられている点に本実施形態の特徴がある。

【００７４】次に、図８及び図９に示す電界効果トラン
ジスタの製造方法を説明する。なお、この電界効果トラ
ンジスタの製造方法は、上記図３〜図７を用いて説明し
た場合とほぼ同様であるため、図は用いない。先ず、ｐ
型シリコン基板１０上に、例えばＬＯＣＯＳ法を用い
て、フィールド酸化膜１２を選択的に形成した後、この
フィールド酸化膜１２によって周囲を囲まれた素子領域
表面に、例えば不純物拡散法を用いて、ｎ⁺型ソース領
域１４及びｎ⁺型ドレイン領域１６を相対して形成し、
これらのｎ⁺型ソース領域１４とｎ⁺型ドレイン領域１
６とに挟まれた領域をチャネル領域１８とする。

【００７５】次いで、例えばプラズマＣＶＤ法を用い
て、全面に、厚さ８ｎｍの絶縁薄膜３０を形成する。続
いて、全面に、ポリシリコン層及び金属シリサイド層を
順に堆積した後、フォトリソグラフィ技術及びエッチン
グ技術を用いて、所定の形状にパターニングし、ポリシ
リコン層及び金属シリサイド層が積層されたポリサイド
からなるゲート電極２６を形成する。このとき、ゲート
電極２６は、チャネル領域１８上方を通りフィールド酸
化膜１２上方にまで延びると共に、ｎ⁺型ソース領域１
４及びｎ⁺型ドレイン領域１６上方にも食み出す。

【００７６】次いで、エッチング技術を用いて、絶縁薄
膜３０を除去する。このとき、露出している絶縁薄膜３
０を除去するだけでなく、チャネル領域１８上方の幅の
狭いゲート電極２６下の絶縁薄膜３０もサイドエッチン
グして除去する。他方、フィールド酸化膜１２上方の幅
の広いゲート電極２６下の絶縁薄膜３０はこのエッチン
グによっても残存する。また、ｎ⁺型ソース領域１４及
びｎ⁺型ドレイン領域１６上方に食み出した幅の広いゲ
ート電極２６下の絶縁薄膜３０も残存して、ゲート電極
２６を支えるスペーサ３０ａ、３０ｂとなる。

【００７７】こうして、チャネル領域１８を挟むフィー
ルド酸化膜１２間にゲート電極２６が橋架され、このゲ
ート電極２６がチャネル領域１８上方を通る構造とな
り、チャネル領域１８とゲート電極２６との間には８ｎ
ｍの間隔の空隙２８が形成されると共に、ゲート電極２
６を支えるスペーサ３０ａ、３０ｂが形成される。

【００７８】次いで、通常のＭＯＳトランジスタの製造
方法と同様の工程に従って、配線層形成等の前処理を終
了した後、後処理においてパッケージに内装し、減圧封
止を行う。こうして、図８及び図９に示す電界効果トラ
ンジスタを作製する。

【００７９】以上のように、第２の実施形態に係る電界
効果トランジスタによれば、チャネル領域１８とゲート
電極２６との間に、８ｎｍの間隔の減圧状態の空隙２８
が設けられていることにより、上記第２の実施形態に係
る電界効果トランジスタの場合と同様の効果を奏するこ
とができる。

【００８０】また、ゲート電極２６がスペーサ３０ａ、
３０ｂによって支えられていることにより、ゲート電極
２６が安定的に支持されると共に、チャネル領域１８と
ゲート電極２６との間の空隙２８が常に一定の間隔に保
持されるため、電界効果トランジスタの安定した動作を
確保することができる。

【００８１】（第３の実施形態）本発明の第３の実施形
態に係る電界効果トランジスタを、図１０を用いて説明
する。ここで、図１０（ａ）は本実施形態に係る電界効
果トランジスタを示す平面図、図１０（ｂ）はそのＡ−
Ａ´線断面を示す断面図である。なお、上記図１及び図
２に示した電界効果トランジスタと同一の要素には同一
の符号を付して説明を省略する。例えばｐ型シリコン基
板１０上には、フィールド酸化膜１２が形成され、この
フィールド酸化膜１２によって周囲を囲まれた素子領域
表面には、ｎ型不純物がドープされたｎ⁺型ソース領域
１４及びｎ⁺型ドレイン領域１６が相対して形成されて
いる。また、これらのｎ⁺型ソース領域１４とｎ⁺型ド
レイン領域１６とに挟まれて、チャネル領域１８が設け
られている。

【００８２】また、チャネル領域１８上には、厚さ１ｎ
ｍのトンネル酸化膜３２が形成されている。そしてチャ
ネル領域１８を挟むフィールド酸化膜１２間には、例え
ば金属シリサイドからなるゲート電極３４が橋架され、
このゲート電極３４がチャネル領域１８上のトンネル酸
化膜３２上方を通る構造となっている。従って、チャネ
ル領域１８上方には、ゲート電極３４が形成され、この
ゲート電極３４とチャネル領域１８上のトンネル酸化膜
３２との間に、５ｎｍの間隔の減圧状態の空隙３６が設
けられている点に本実施形態の特徴がある。

【００８３】次に、図１０に示す電界効果トランジスタ
の製造方法を説明する。なお、この電界効果トランジス
タの製造方法は、上記図３〜図７を用いて説明した場合
とほぼ同様であるため、図は用いない。先ず、ｐ型シリ
コン基板１０上に、例えばＬＯＣＯＳ法を用いて、フィ
ールド酸化膜１２を選択的に形成した後、このフィール
ド酸化膜１２によって周囲を囲まれた素子領域表面に、
例えば不純物拡散法を用いて、ｎ⁺型ソース領域１４及
びｎ⁺型ドレイン領域１６を相対して形成し、これらの
ｎ⁺型ソース領域１４とｎ⁺型ドレイン領域１６とに挟
まれた領域をチャネル領域１８とする。

【００８４】次いで、例えば熱酸化法を用いて、チャネ
ル領域１８を含む素子領域上に厚さ１ｎｍのトンネル酸
化膜３２を形成する。続いて、素子領域のトンネル酸化
膜３２上に、例えば厚さ５ｎｍのレジスト材を形成す
る。更に、全面に、金属シリサイド層を堆積した後、フ
ォトリソグラフィ技術及びエッチング技術を用いて、所
定の形状にパターニングし、チャネル領域１８上方を通
りフィールド酸化膜１２上にまで延びる金属シリサイド
からなるゲート電極３４を形成する。

【００８５】次いで、レジスト材を除去する。このと
き、露出しているレジスト材を除去するだけでなく、チ
ャネル領域１８上方の幅の狭いゲート電極３４下のレジ
スト材も除去する。こうして、チャネル領域１８を挟む
フィールド酸化膜１２間にゲート電極３４が橋架され、
このゲート電極３４がチャネル領域１８上のトンネル酸
化膜３２上方を通る構造となり、トンネル酸化膜３２と
ゲート電極３４との間には５ｎｍの間隔の空隙３６が形
成される。

【００８６】次いで、通常のＭＯＳトランジスタの製造
方法と同様の工程に従って、配線層形成等の前処理を終
了した後、後処理においてパッケージに内装し、減圧封
止を行う。こうして、図１０に示す電界効果トランジス
タを作製する。

【００８７】次に、図１０に示す電界効果トランジスタ
のエネルギー帯構造を、図１１を用いて説明する。ここ
で、図１１はゲート部におけるエネルギー帯構造を示す
エネルギー帯図である。図１０に示す電界効果トランジ
スタのゲート部においては、シリコン基板１０表面のチ
ャネル領域１８上に、厚さ１ｎｍのトンネル酸化膜３２
が形成され、更にその上方に、５ｎｍの間隔の減圧状態
の空隙３６を介して金属シリサイドからなるゲート電極
３４が形成されている。従って、このゲート部における
エネルギー帯構造は、ゲート電極３４に印加するゲート
電圧Ｖｇが零のとき、即ちＶg ＝０のとき、図１１
（ａ）に示されるようになる。

【００８８】即ち、トンネル酸化膜３２の電子親和力χ
_OXはシリコン基板１０の電子親和力χ_Sより小さいた
め、トンネル酸化膜３２のエネルギー準位はシリコン基
板１０の伝導帯下端のエネルギー準位Ｅc よりも電子に
対するポテンシャルエネルギーが高くなる。また、減圧
状態の空隙３６は真空エネルギー準位となる。更に、ゲ
ート電極３４の仕事関数φはシリコン基板１０の電子親
和力χより大きいため、ゲート電極３４のフェルミ準位
Ｅf はシリコン基板１０の伝導帯下端のエネルギー準位
Ｅc よりも電子に対するポテンシャルエネルギーが低く
なる。そしてこの場合、図中に示すように、トンネル酸
化膜３２中にトラップ３８があったとしても、このトラ
ップ３８に捕獲された電子４０はトンネル酸化膜３２を
自由に通り抜けることができる。このため、リーク電流
やホットキャリアの発生等による電界効果トランジスタ
の動作の信頼性の劣化が引き起こされることはない。

【００８９】また、ゲート電極３４に正のゲート電圧Ｖ
ｇを印加するとき、即ちＶg ＞０のときは、図１１
（ｂ）に示されるように、ゲート電極３４のフェルミ準
位Ｅf はシリコン基板１０の伝導帯下端のエネルギー準
位Ｅc に対して更にポテンシャルエネルギーが低くな
る。そしてこの場合も、図中に示すように、トンネル酸
化膜３２中のトラップ３８に捕獲された電子４０はトン
ネル酸化膜３２を自由に通り抜けることができるため、
電界効果トランジスタの動作の信頼性の劣化が引き起こ
されることはない。

【００９０】以上のように、第３の実施形態に係る電界
効果トランジスタによれば、チャネル領域１８上のトン
ネル酸化膜３２とゲート電極３４との間に、５ｎｍの間
隔の減圧状態の空隙３６が設けられていることにより、
上記第１の実施形態に係る電界効果トランジスタの場合
と同様の効果を奏することができる。また、チャネル領
域１８上にトンネル酸化膜３２が形成されているため、
減圧された気体中とはいえ、チャネル領域１８表面が露
出していることによるデバイス特性の劣化を防止するこ
とができる。更に、このトンネル酸化膜３２の厚さは１
ｎｍと極めて薄いため、このトンネル酸化膜３２中にト
ラップ３８が生成されても、このトラップ３８に捕獲さ
れた電子４０はトンネル効果によりトンネル酸化膜３２
を容易に通り抜けることが可能であるため、デバイス特
性の劣化を抑制することができる。

【００９１】（第４の実施形態）本発明の第４の実施形
態に係る電界効果トランジスタを、図１２を用いて説明
する。ここで、図１２（ａ）は本実施形態に係る電界効
果トランジスタを示す平面図、図１２（ｂ）はそのＡ−
Ａ´線断面を示す断面図である。なお、上記図１及び図
２に示した電界効果トランジスタと同一の要素には同一
の符号を付して説明を省略する。例えばｐ型シリコン基
板１０上には、フィールド酸化膜１２が形成され、この
フィールド酸化膜１２によって周囲を囲まれた素子領域
表面には、ｎ型不純物がドープされたｎ⁺型ソース領域
１４及びｎ⁺型ドレイン領域１６が相対して形成されて
いる。また、これらのｎ⁺型ソース領域１４とｎ⁺型ド
レイン領域１６とに挟まれて、チャネル領域１８が設け
られている。

【００９２】また、チャネル領域１８上には、厚さ１ｎ
ｍのトンネル酸化膜３２が形成されている。また、チャ
ネル領域１８上方には、例えば金属シリサイドからなる
ゲート電極４２が形成され、このゲート電極４２表面上
には、厚さ１ｎｍのトンネル酸化膜４４が形成されてい
る。即ち、チャネル領域１８を挟むフィールド酸化膜１
２間にゲート電極４２が橋架され、底面にトンネル酸化
膜４４が形成されたゲート電極４２がチャネル領域１８
上のトンネル酸化膜３２上方を通る構造となっている。
従って、ゲート電極４２底面のトンネル酸化膜４４とチ
ャネル領域１８上のトンネル酸化膜３２との間に、４ｎ
ｍの間隔の減圧状態の空隙４６が設けられている点に本
実施形態の特徴がある。

【００９３】次に、図１２に示す電界効果トランジスタ
の製造方法を説明する。なお、この電界効果トランジス
タの製造方法は、上記図３〜図７を用いて説明した場合
とほぼ同様であるため、図は用いない。先ず、ｐ型シリ
コン基板１０上に、例えばＬＯＣＯＳ法を用いて、フィ
ールド酸化膜１２を選択的に形成した後、このフィール
ド酸化膜１２によって周囲を囲まれた素子領域表面に、
例えば不純物拡散法を用いて、ｎ⁺型ソース領域１４及
びｎ⁺型ドレイン領域１６を相対して形成し、これらの
ｎ⁺型ソース領域１４とｎ⁺型ドレイン領域１６とに挟
まれた領域をチャネル領域１８とする。

【００９４】次いで、素子領域上に、例えば厚さ６ｎｍ
のレジスト材を形成する。続いて、全面に、金属シリサ
イド層を堆積した後、フォトリソグラフィ技術及びエッ
チング技術を用いて、所定の形状にパターニングし、金
属シリサイドからなるゲート電極４２を形成する。次い
で、レジスト材を除去する。このとき、露出しているレ
ジスト材を除去するだけでなく、チャネル領域１８上方
の幅の狭いゲート電極４２下のレジスト材も除去する。
こうして、チャネル領域１８を挟むフィールド酸化膜１
２間にゲート電極４２が橋架され、このゲート電極４２
がチャネル領域１８上のトンネル酸化膜３２上方を通る
構造となる。

【００９５】次いで、例えば熱酸化法を用いて、チャネ
ル領域１８を含む素子領域上に厚さ１ｎｍのトンネル酸
化膜３２を形成すると共に、ゲート電極４２表面上に厚
さ１ｎｍのトンネル酸化膜４４を形成する。こうして、
チャネル領域１８上のトンネル酸化膜３２とゲート電極
４２底面のトンネル酸化膜４４との間に、４ｎｍの間隔
の空隙４６が形成される。

【００９６】次いで、通常のＭＯＳトランジスタの製造
方法と同様の工程に従って、配線層形成等の前処理を終
了した後、後処理においてパッケージに内装し、減圧封
止を行う。こうして、図１２に示す電界効果トランジス
タを作製する。

【００９７】次に、図１２に示す電界効果トランジスタ
のエネルギー帯構造を、図１３を用いて説明する。ここ
で、図１３はゲート部におけるエネルギー帯構造を示す
エネルギー帯図である。なお、図１１に示すエネルギー
帯構造と共通する部分については説明を省略する。図１
２に示す電界効果トランジスタのゲート部においては、
シリコン基板１０表面のチャネル領域１８上に、厚さ１
ｎｍのトンネル酸化膜３２が形成され、更にその上方
に、５ｎｍの間隔の減圧状態の空隙４６を介して、底面
にトンネル酸化膜４４を有するゲート電極４２が形成さ
れている。従って、このゲート部におけるエネルギー帯
構造は、ゲート電極４２に印加するゲート電圧Ｖｇが零
のとき、即ちＶg ＝０のとき、図１３（ａ）に示される
ようになる。即ち、図１１（ａ）に示すエネルギー帯構
造に対して、減圧状態の空隙４６とゲート電極４２との
間に、シリコン基板１０の電子親和力χ_Sより小さい電
子親和力χ_OXをもつトンネル酸化膜４４が存在する点に
特徴がある。

【００９８】そしてこの場合、図中に示すように、トン
ネル酸化膜４４中にトラップ４８があったとしても、こ
のトラップ４８に捕獲された電子４０はトンネル酸化膜
４４を自由に通り抜けることができる。このため、リー
ク電流やホットキャリアの発生等による電界効果トラン
ジスタの動作の信頼性の劣化が引き起こされることはな
い。また、ゲート電極４２に正のゲート電圧Ｖｇを印加
するとき、即ちＶg ＞０のときは、図１３（ｂ）に示さ
れるように、ゲート電極４２のフェルミ準位Ｅf はシリ
コン基板１０の伝導帯下端のエネルギー準位Ｅc に対し
て更にポテンシャルエネルギーが低くなる。そしてこの
場合も、図中に示すように、トンネル酸化膜４４中のト
ラップ４８に捕獲された電子４０はトンネル酸化膜４４
を自由に通り抜けることができるため、電界効果トラン
ジスタの動作の信頼性の劣化が引き起こされることはな
い。

【００９９】以上のように、第４の実施形態に係る電界
効果トランジスタによれば、チャネル領域１８上の厚さ
１ｎｍのトンネル酸化膜３２とゲート電極４２底面のト
ンネル酸化膜４４との間に、４ｎｍの間隔の減圧状態の
空隙４６が設けられていることにより、上記第３の実施
形態に係る電界効果トランジスタの場合と同様の効果を
奏することができる。また、ゲート電極４２底面にトン
ネル酸化膜４４が形成されているが、このトンネル酸化
膜４４の厚さは１ｎｍと極めて薄いため、このトンネル
酸化膜４４中にトラップ４８が生成されても、このトラ
ップ４８に捕獲された電子４０はトンネル効果によりト
ンネル酸化膜４４を容易に通り抜けることが可能である
ため、デバイス特性の劣化を生じることはない。

【０１００】なお、上記第１〜第４の実施形態におい
て、ゲート電極２０とチャネル領域１８との間に、１０
ｎｍの間隔の減圧状態の空隙２２が設けられている点に
特徴がある場合（第１の実施形態）、ゲート電極２６と
チャネル領域１８との間に、８ｎｍの間隔の減圧状態の
空隙２８が設けられていると共に、ゲート電極２６がス
ペーサ３０ａ、３０ｂによって支えられている点に特徴
がある場合（第２の実施形態）、ゲート電極３４とチャ
ネル領域１８上に形成されたトンネル酸化膜３２との間
に、５ｎｍの間隔の減圧状態の空隙３６が設けられてい
る点に特徴がある場合（第３の実施形態）、ゲート電極
４２底面に形成されたトンネル酸化膜４４とチャネル領
域１８上に形成されたトンネル酸化膜３２との間に、４
ｎｍの間隔の減圧状態の空隙４６が設けられている点に
特徴がある場合（第４の実施形態）についてそれぞれ述
べたが、例えば上記第２の実施形態と上記第３の実施形
態とを組み合わせてもよいし、上記第２の実施形態と上
記第４の実施形態とを組み合わせてもよい。

【０１０１】また、上記第１〜第４の実施形態において
は、いずれの空隙２２、２８、３６、４６も減圧状態に
保持されているが、減圧状態の代りに常圧の空気等を充
填してもよい。あるいはまた、空気等の代わりに例えば
Ｈｅ，Ａｒ，Ｎｅ等の不活性気体、フロンガス、窒素な
どの不活性なガスを封入してもよい。特に上記第３又は
第４の実施形態においては、チャネル領域１８表面がト
ンネル酸化膜３２によって覆われているため、空隙３
６、４６を不活性なガスで充填してもデバイス特性の劣
化は防止される。

【０１０２】また、上記第１〜第４の実施形態において
は、不純物拡散法を用いてｎ⁺型ソース領域１４及びｎ
⁺型ドレイン領域１６を相対して形成した後、これらの
ｎ⁺型ソース領域１４とｎ⁺型ドレイン領域１６とに挟
まれたチャネル領域１８上方にゲート電極２０、２６、
３４、４２を形成する製造方法を採用しているが、ゲー
ト電極を形成した後に、このゲート電極をマスクとする
不純物イオン注入法を用いて、ソース領域及びドレイン
領域を自己整合的に形成する製造方法を採用してもよ
い。

【０１０３】以上、上記第１〜第４の実施形態において
は、何れもゲート電極とシリコン基板表面のチャネル領
域との間に所定の間隔の減圧状態の空隙が設けられてい
る電界効果トランジスタについて述べたが、次の第５〜
第８の実施形態においては、ゲート電極とシリコン基板
表面のチャネル領域との間に電荷蓄積部を有し、この電
荷蓄積部とチャネル領域との間に所定の間隔の減圧状態
の空隙が設けられている電界効果トランジスタ、即ちＥ
ＰＲＯＭやＥＥＰＲＯＭ等として使用される不揮発性メ
モリについて述べる。

【０１０４】（第５の実施形態）本発明の第５の実施形
態に係る電界効果トランジスタを、図１４を用いて説明
する。ここで、図１４（ａ）は本実施形態に係る電界効
果トランジスタを示すチャネル長方向の断面図、図１４
（ｂ）はその垂直方向の断面図である。例えばｐ型シリ
コン基板５０上には、フィールド酸化膜５２が形成さ
れ、このフィールド酸化膜５２によって周囲を囲まれた
素子領域表面には、例えばＡｓ等のｎ型不純物がドープ
されたｎ⁺型ソース領域５４及びｎ⁺型ドレイン領域５
６が相対して形成されている。また、これらのｎ⁺型ソ
ース領域５４とｎ⁺型ドレイン領域５６とに挟まれて、
チャネル領域５８が設けられている。

【０１０５】そしてチャネル領域５８を挟むフィールド
酸化膜５２間には、例えば厚さ１００ｎｍのポリシリコ
ン層からなるフローティングゲート電極６０が橋架さ
れ、このフローティングゲート電極６０がチャネル領域
５８上方を通る構造となっている。従って、チャネル領
域５８上方にフローティングゲート電極６０が形成され
ており、このフローティングゲート電極６０とチャネル
領域５８との間に、例えば８ｎｍの間隔の減圧状態の空
隙６２が設けられている点に本実施形態の特徴がある。
また、フローティングゲート電極６０上には、例えば厚
さ１７ｎｍのシリコン酸化膜６４を介して、例えば厚さ
２００ｎｍのポリシリコン層からなるコントロールゲー
ト電極６６が形成されている。このようにして、従来の
フローティングゲート構造のゲート酸化膜が減圧状態の
空隙６２に置換された不揮発性メモリが構成される。

【０１０６】次に、図１４に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶について説明す
る。情報の記憶は、フローティングゲート電極６０への
電荷の蓄積によって行う。即ち、データの書き込みは、
ソース領域５４を接地してコントロールゲート電極６６
及びドレイン領域５４に高電圧のプログラム電圧を印加
し、ドレイン領域５４近傍のチャネル領域において発生
したアバランシェ効果による高エネルギーのホットエレ
クトロンを減圧状態の空隙６２を介してフローティング
ゲート電極６０に注入することによって行う。こうして
周囲を電気的に絶縁されたフローティングゲート電極６
０に注入された電子は、不揮発性メモリの電源を切った
後においてもエネルギー的にはポテンシャルの井戸に捕
獲された状態となるため、外部からこのポテンシャル井
戸の高さに相当するエネルギーを得ない限り、安定して
この状態を維持する。

【０１０７】また、データの消去は、ＥＰＲＯＭの場合
には、例えば波長２５３７オングストームの紫外線を照
射してフローティングゲート電極６０に蓄積された電子
を自由電子として解き放つことによって行い、ＥＥＰＲ
ＯＭの場合には、ソース電極（図示せず）に高電圧の消
去電圧を印加してフローティングゲート電極６０に蓄積
された電子を引き抜くことによって行う。

【０１０８】なお、図１４に示す電界効果トランジスタ
の製造方法については、ｐ型シリコン基板５０上のフィ
ールド酸化膜５２によって周囲を囲まれた素子領域にお
けるｎ⁺型ソース領域５４及びｎ⁺型ドレイン領域５６
間のチャネル領域５８上に減圧状態の空隙６２を介して
フローティングゲート電極６０を形成するまでの工程
は、上記第１の実施形態における図３〜図７に示す工程
と基本的に同様であり、その後のフローティングゲート
電極６０上にシリコン酸化膜６４を介してコントロール
ゲート電極６６を形成するまでの工程は、従来の場合と
同様であるため、その説明を省略する。

【０１０９】以上のように、第５の実施形態に係る電界
効果トランジスタによれば、チャネル領域５８とフロー
ティングゲート電極６０との間に８ｎｍの間隔の減圧状
態の空隙６２が設けられていることにより、従来のフロ
ーティングゲート構造の不揮発性メモリにおけるゲート
酸化膜が存在せず、フローティングゲート電極６０へ注
入したりフローティングゲート電極６０から放出したり
する電荷は従来のゲート酸化膜の代わりに８ｎｍの間隔
の減圧状態の空隙６２を通り抜けるため、ゲート酸化膜
の劣化によりデータの書き込み／消去の回数が制限され
ることはなくなり、その書き込み／消去の回数を大幅
に、場合によっては半永久的に増加させることができ
る。

【０１１０】また、従来のようなゲート酸化膜の劣化に
よるデータの書き込み／消去の閾値電圧Ｖthのシフトの
経時変化がなくなり、書き込み／消去の動作電圧も常に
低く抑えることができるため、消費電圧を低減させるこ
とができる。

【０１１１】（第６の実施形態）本発明の第６の実施形
態に係る電界効果トランジスタを、図１５を用いて説明
する。ここで、図１５（ａ）は本実施形態に係る電界効
果トランジスタを示すチャネル長方向の断面図、図１５
（ｂ）はその垂直方向の断面図である。なお、上記図１
４に示した電界効果トランジスタと同一の要素には同一
の符号を付して説明を省略する。例えばｐ型シリコン基
板５０上には、フィールド酸化膜５２が形成され、この
フィールド酸化膜５２によって周囲を囲まれた素子領域
表面には、ｎ⁺型ソース領域５４及びｎ⁺型ドレイン領
域５６が相対して形成されている。また、これらのｎ⁺
型ソース領域５４とｎ⁺型ドレイン領域５６とに挟まれ
たチャネル領域５８上方には、例えば８ｎｍの間隔の減
圧状態の空隙６２を介して、例えば厚さ１００ｎｍのポ
リシリコン層からなるフローティングゲート電極６０が
橋架されている。

【０１１２】更に、フローティングゲート電極６０上に
は、例えば１７ｎｍの間隔の減圧状態の空隙６８を介し
て、例えば厚さ２００ｎｍのポリシリコン層からなるコ
ントロールゲート電極６６が形成されている点に本実施
形態の特徴がある。このようにして、従来のフローティ
ングゲート構造のゲート酸化膜及び上記図１４における
シリコン酸化膜６４が減圧状態の空隙６２、６８に置換
された不揮発性メモリが構成される。

【０１１３】なお、図１５に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶は、上記第５の実
施形態に係る電界効果トランジスタの場合と同様である
ため、その説明は省略する。また、図１５に示す電界効
果トランジスタの製造方法については、ｐ型シリコン基
板５０上のフィールド酸化膜５２によって周囲を囲まれ
た素子領域におけるｎ⁺型ソース領域５４及びｎ⁺型ド
レイン領域５６間のチャネル領域５８上に減圧状態の空
隙６２を介してフローティングゲート電極６０を形成す
るまでの工程は、上記第１の実施形態における図３〜図
７に示す工程と基本的に同様であり、その後のフローテ
ィングゲート電極６０上に減圧状態の空隙６８を介して
コントロールゲート電極６６を形成するまでの工程は、
チャネル領域５８上に減圧状態の空隙６２を介してフロ
ーティングゲート電極６０を形成する工程と基本的に同
様であるため、その説明を省略する。

【０１１４】以上のように、第６の実施形態に係る電界
効果トランジスタによれば、チャネル領域５８とフロー
ティングゲート電極６０との間に８ｎｍの間隔の減圧状
態の空隙６２が設けられていることにより、上記第４の
実施形態に係る電界効果トランジスタの場合と同様の効
果を奏することができる。

【０１１５】これに加えて、フローティングゲート電極
６０とコントロールゲート電極６６との間にも１７ｎｍ
の間隔の減圧状態の空隙６８が設けられており、減圧の
誘電率はシリコン酸化膜等の絶縁膜の誘電率より小さ
く、絶縁性に優れているため、フローティングゲート電
極６０とコントロールゲート電極６６との間隔を、従来
の絶縁膜が介在している場合よりも小さくすることが可
能になるため、素子の微細化に寄与することができる。

【０１１６】なお、上記第５及び第６の実施形態におい
ては、チャネル領域５８とフローティングゲート電極６
０との間に８ｎｍの間隔の減圧状態の空隙６２が設けら
れている点に特徴があるが、上記第３の実施形態の場合
のように、チャネル領域５８上にトンネル酸化膜を形成
して、このトンネル酸化膜とフローティングゲート電極
６０との間に減圧状態の空隙を設けてもよい。また、上
記第４の実施形態の場合のように、チャネル領域５８上
及びフローティングゲート電極６０底面にそれぞれトン
ネル酸化膜を形成して、これら２つのトンネル酸化膜間
に減圧状態の空隙を設けてもよい。更には、フローティ
ングゲート電極６０底面にトンネル酸化膜を形成して、
このトンネル酸化膜とチャネル領域５８との間に減圧状
態の空隙を設けてもよい。

【０１１７】また、上記第２の実施形態の場合のよう
に、チャネル領域５８とフローティングゲート電極６０
との間に減圧状態の空隙６２を設けると共にフローティ
ングゲート電極６０を支えるスペーサを設けてもよい
し、或いはチャネル領域５８上及びフローティングゲー
ト電極６０底面のいずれか一方又は双方にトンネル酸化
膜を形成した場合と上記第２の実施形態のスペーサを設
ける場合とを組み合わせてもよい。

【０１１８】また、上記第６の実施形態においては、フ
ローティングゲート電極６０とコントロールゲート電極
６６との間にも１７ｎｍの間隔の減圧状態の空隙６８が
設けられている点に特徴があるが、上記第２の実施形態
の場合のように、フローティングゲート電極６０とコン
トロールゲート電極６６との間に減圧状態の空隙６８を
設ける共に、シリコン基板５０とコントロールゲート電
極６６との間又はフローティングゲート電極６０とコン
トロールゲート電極６６との間に、コントロールゲート
電極６６を支えるスペーサを設けてもよい。

【０１１９】（第７の実施形態）本発明の第７の実施形
態に係る電界効果トランジスタを、図１６を用いて説明
する。ここで、図１６（ａ）は本実施形態に係る電界効
果トランジスタを示すチャネル長方向の断面図、図１６
（ｂ）はその垂直方向の断面図である。なお、上記図１
４に示した電界効果トランジスタと同一の要素には同一
の符号を付して説明を省略する。例えばｐ型シリコン基
板５０上には、フィールド酸化膜５２が形成され、この
フィールド酸化膜５２によって周囲を囲まれた素子領域
表面には、ｎ⁺型ソース領域５４及びｎ⁺型ドレイン領
域５６が相対して形成されている。また、これらのｎ⁺
型ソース領域５４とｎ⁺型ドレイン領域５６とに挟まれ
て、チャネル領域５８が設けられている。

【０１２０】そしてチャネル領域５８を挟むフィールド
酸化膜５２間には、電荷蓄積層として例えば厚さ５０ｎ
ｍのシリコン窒化膜７０が橋架され、このシリコン窒化
膜７０がチャネル領域５８上方を通る構造となってい
る。従って、チャネル領域５８上方にシリコン窒化膜７
０が形成されており、このシリコン窒化膜７０とチャネ
ル領域５８との間に、例えば３ｎｍの間隔の減圧状態の
空隙７２が設けられている点に本実施形態の特徴があ
る。

【０１２１】また、シリコン窒化膜７０上には、例えば
厚さ２００ｎｍのポリシリコン層からなるコントロール
ゲート電極６６が形成されている。このようにして、従
来のＭＮＯＳ構造のゲート酸化膜が減圧状態の空隙７２
に置換された不揮発性メモリが構成される。

【０１２２】次に、図１６に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶について説明す
る。情報の記憶は、上記第５の実施形態の場合と基本的
に同様であるが、上記図１４におけるフローティングゲ
ート電極６０の代わりに、シリコン窒化膜７０中のトラ
ップへの電荷の蓄積によって行う。即ち、データの書き
込みは、ソース領域５４を接地してコントロールゲート
電極６６及びドレイン領域５４に高電圧のプログラム電
圧を印加し、ドレイン領域５４近傍のチャネル領域にお
いて発生したアバランシェ効果による高エネルギーのホ
ットエレクトロンを減圧状態の空隙７２を介してシリコ
ン窒化膜７０中のトラップに注入することによって行
う。こうしてシリコン窒化膜７０中の深いエネルギーレ
ベルのトラップに捕獲された電子は、不揮発性メモリの
電源を切った後でも、安定してこの状態を維持する。

【０１２３】また、データの消去は、書き込みの場合と
逆極性の高電圧の消去電圧をコントロールゲート電極６
６に印加して、シリコン窒化膜７０中のトラップに捕獲
された電子を追い出すことによって行う。

【０１２４】なお、図１６に示す電界効果トランジスタ
の製造方法については、ｐ型シリコン基板５０上のフィ
ールド酸化膜５２によって周囲を囲まれた素子領域にお
けるｎ⁺型ソース領域５４及びｎ⁺型ドレイン領域５６
間のチャネル領域５８上に減圧状態の空隙７２を介して
シリコン窒化膜７０を形成するまでの工程は、ポリシリ
コン層の代わりにシリコン窒化膜７０を用いる点で異な
るものの、上記第１の実施形態における図３〜図７に示
す工程と基本的に同様であり、その後のシリコン窒化膜
７０上にコントロールゲート電極６６を形成するまでの
工程は、従来の場合と同様であるため、その説明を省略
する。

【０１２５】以上のように、第７の実施形態に係る電界
効果トランジスタによれば、チャネル領域５８とシリコ
ン窒化膜７０との間に３ｎｍの間隔の減圧状態の空隙７
２が設けられていることにより、従来のＭＮＯＳ構造の
不揮発性メモリにおけるゲート酸化膜が存在せず、シリ
コン窒化膜７０中のトラップへ注入したりそのトラップ
から放出したりする電荷は従来のゲート酸化膜の代わり
に３ｎｍの間隔の減圧状態の空隙７２を通り抜けるた
め、従来のようにゲート酸化膜の劣化によりデータの書
き込み／消去の回数が制限されることはなくなり、その
書き込み／消去の回数を大幅に、場合によっては半永久
的に増加させることができる。

【０１２６】また、従来のようなゲート酸化膜の劣化に
よるデータの書き込み／消去の閾値電圧Ｖthのシフトの
経時変化がなくなり、書き込み／消去の動作電圧も常に
低く抑えることができるため、消費電圧を低減させるこ
とができる。

【０１２７】（第８の実施形態）本発明の第８の実施形
態に係る電界効果トランジスタを、図１７を用いて説明
する。ここで、図１７（ａ）は本実施形態に係る電界効
果トランジスタを示すチャネル長方向の断面図、図１７
（ｂ）はその垂直方向の断面図である。なお、上記図１
６に示した電界効果トランジスタと同一の要素には同一
の符号を付して説明を省略する。例えばｐ型シリコン基
板５０上には、フィールド酸化膜５２が形成され、この
フィールド酸化膜５２によって周囲を囲まれた素子領域
表面には、ｎ⁺型ソース領域５４及びｎ⁺型ドレイン領
域５６が相対して形成されている。また、これらのｎ⁺
型ソース領域５４とｎ⁺型ドレイン領域５６とに挟まれ
て、チャネル領域５８が設けられている。

【０１２８】そしてチャネル領域５８を挟むフィールド
酸化膜５２間には、電荷蓄積層として例えば厚さ５０ｎ
ｍのシリコン窒化膜７４及び例えば厚さ４ｎｍのシリコ
ン酸化膜７６が積層されて橋架され、これら積層された
シリコン窒化膜７４及びシリコン酸化膜７６がチャネル
領域５８上方を通る構造となっている。従って、チャネ
ル領域５８上方にシリコン窒化膜７４及びシリコン酸化
膜７６が形成されており、この下層のシリコン窒化膜７
４とチャネル領域５８との間に、例えば３ｎｍの間隔の
減圧状態の空隙７８が設けられている点に本実施形態の
特徴がある。また、シリコン窒化膜７４上には、例えば
厚さ４ｎｍのシリコン酸化膜７６を介して、例えば厚さ
２００ｎｍのポリシリコン層からなるコントロールゲー
ト電極６６が形成されている。このようにして、従来の
ＭＯＮＯＳ構造のゲート酸化膜が減圧状態の空隙７８に
置換された不揮発性メモリが構成される。

【０１２９】なお、図１６に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶は、シリコン窒化
膜７０中のトラップへの電荷の蓄積によって行う代わり
に、シリコン窒化膜７４中の深いエネルギーレベルのト
ラップ及びシリコン窒化膜７４とシリコン酸化膜７６と
の界面のトラップへの電荷の蓄積によって行う点を除け
ば、上記第７の実施形態に係る電界効果トランジスタの
場合と同様であるため、その説明は省略する。

【０１３０】また、図１７に示す電界効果トランジスタ
の製造方法については、シリコン窒化膜７４上にシリコ
ン酸化膜７６を形成する点を除けば、上記第７の実施形
態における工程と基本的に同様であるため、その説明を
省略する。

【０１３１】以上のように、第８の実施形態に係る電界
効果トランジスタによれば、チャネル領域５８とシリコ
ン窒化膜７４との間に３ｎｍの間隔の減圧状態の空隙７
８が設けられていることにより、従来のＭＯＮＯＳ構造
の不揮発性メモリにおけるゲート酸化膜が存在せず、シ
リコン窒化膜７４中のトラップ及びシリコン窒化膜７４
とシリコン酸化膜７６との界面のトラップへ注入したり
これらのトラップから放出したりする電荷は従来のゲー
ト酸化膜の代わりに３ｎｍの間隔の減圧状態の空隙７８
を通り抜けるため、上記第７の実施形態に係る電界効果
トランジスタの場合と同様の効果を奏することができ
る。

【０１３２】なお、上記第７及び第８の実施形態におい
ては、チャネル領域５８とシリコン窒化膜７０、７４と
の間に減圧状態の空隙７２、７８が設けられている点に
特徴があるが、上記第３の実施形態の場合のように、チ
ャネル領域５８上にトンネル酸化膜を形成して、このト
ンネル酸化膜とシリコン窒化膜７０、７４との間に減圧
状態の空隙を設けてもよい。

【０１３３】また、上記第２の実施形態の場合のよう
に、チャネル領域５８とシリコン窒化膜７０、７４との
間に減圧状態の空隙７２、７８を設けると共にシリコン
窒化膜７０、７４を支えるスペーサを設けてもよいし、
チャネル領域５８上にトンネル酸化膜を形成した場合と
上記第２の実施形態のスペーサを設ける場合とを組み合
わせてもよい。また、上記第５〜第８の実施形態におい
ては、いずれの空隙６２、６８、７２、７８も減圧状態
に保持されているが、減圧状態の代りに常圧の空気等を
充填してもよいし、あるいはまた、不活性なガスを封入
してもよい。

【０１３４】以上、上記第５〜第８の実施形態において
は、何れもチャネル領域が全てフローティングゲート電
極等の電荷蓄積部によってカバーされているスタックト
ゲート型のＥＥＰＲＯＭ等として使用される電界効果ト
ランジスタについて述べたが、次の第９〜第１４の実施
形態においては、チャネル領域の一部がフローティング
ゲート電極によってカバーされ、チャネル領域の他の部
分がコントロールゲート電極によってカバーされている
スプリットゲート型のフラッシュＥＥＰＲＯＭとして使
用される不揮発性メモリについて述べる。

【０１３５】（第９の実施形態）本発明の第９の実施形
態に係る電界効果トランジスタを、図１８及び図１９を
用いて説明する。ここで、図１８は本実施形態に係る電
界効果トランジスタを示す平面図、図１９（ａ）は図１
８の電界効果トランジスタを示すチャネル長方向の断面
図、図１９（ｂ）はその垂直方向の断面図である。本実
施形態に係る電界効果トランジスタは、基本的に従来の
３層ポリシリコンゲート構造のスプリットゲート型フラ
ッシュＥＥＰＲＯＭと同様の構造である。即ち、例えば
ｐ型シリコン基板８０上にはフィールド酸化膜８２が形
成され、このフィールド酸化膜８２によって周囲を囲ま
れた素子領域表面には例えばＡｓ等のｎ型不純物がドー
プされたｎ⁺型ソース領域８４及びｎ⁺型ドレイン領域
８６が相対して形成されている。また、これらのｎ⁺型
ソース領域８４とｎ⁺型ドレイン領域８６とに挟まれ
て、チャネル領域８８が設けられている。

【０１３６】また、フィールド酸化膜８２上には、例え
ば厚さ４００ｎｍの第１ポリシリコン層からなる消去ゲ
ート電極９０が形成され、チャネル長方向と平行な方向
に延びている。そしてチャネル領域８８のｎ⁺型ドレイ
ン領域８６に近い領域を挟むフィールド酸化膜８２間に
は、例えば厚さ４００ｎｍの第２ポリシリコン層からな
るフローティングゲート電極９２が橋架され、このフロ
ーティングゲート電極９２がチャネル領域８８上方を部
分的に通ると共に、消去ゲート電極９０上方を交差して
通る構造となっている。従って、チャネル領域８８上方
及び消去ゲート電極９０上方にフローティングゲート電
極９２が形成されており、このフローティングゲート電
極９２とチャネル領域８８との間、及びフローティング
ゲート電極９２と消去ゲート電極９０との間に、例えば
５ｎｍの間隔の減圧状態の空隙９４ａ、９４ｂが設けら
れている点に本実施形態の特徴がある。なお、フィール
ド酸化膜８２とフローティングゲート電極９２との間
に、例えば５ｎｍの絶縁薄膜９６が介在している。ま
た、チャネル領域８８のｎ⁺型ソース領域８４に近い領
域上及びフローティングゲート電極９２上には、例えば
厚さ５ｎｍのシリコン酸化膜９８を介して、例えば厚さ
４００ｎｍの第３ポリシリコン層からなるコントロール
ゲート電極１００が形成されている。

【０１３７】このようにして、従来の３層ポリシリコン
ゲート構造のスプリットゲート型フラッシュＥＥＰＲＯ
Ｍにおけるゲート酸化膜及びトンネル酸化膜が減圧状態
の空隙９４ａ、９４ｂに置換された不揮発性メモリが構
成される。

【０１３８】次に、図１８及び図１９に示す電界効果ト
ランジスタの不揮発性メモリとしての情報の記憶につい
て説明する。情報の記憶は、フローティングゲート電極
９２への電荷の蓄積によって行う。即ち、データの書き
込みは、ソース領域８４を接地してコントロールゲート
電極１００及びドレイン領域８６に高電圧のプログラム
電圧を印加し、ドレイン領域８６近傍のチャネル領域に
おいて発生したアバランシェ効果による高エネルギーの
ホットエレクトロンを減圧状態の空隙９４ａを介してフ
ローティングゲート電極９２に注入する、いわゆるドレ
インサイドＣＨＥ注入によって行う。こうして周囲を電
気的に絶縁されたフローティングゲート電極９２に注入
された電子は、不揮発性メモリの電源を切った後におい
てもエネルギー的にはポテンシャルの井戸に捕獲された
状態となるため、外部からこのポテンシャル井戸の高さ
に相当するエネルギーを得ない限り、安定してこの状態
を維持する。

【０１３９】また、データの消去は、消去ゲート電極９
０に高電圧の消去電圧を印加し、フローティングゲート
電極９２に蓄積された電子をフローティングゲート電極
９２底面から減圧状態の空隙９４ｂを介して消去ゲート
電極９０へ引き抜く、いわゆるＦＮトンネル放出によっ
て行う。

【０１４０】次に、図１８及び図１９に示す電界効果ト
ランジスタの製造方法について説明する。ｐ型シリコン
基板８０上のフィールド酸化膜８２上に第１ポリシリコ
ン層からなる消去ゲート電極９０を形成する工程は、従
来の３層ポリシリコンゲート構造のスプリットゲート型
フラッシュＥＥＰＲＯＭの場合と同様である。

【０１４１】次いで、フィールド酸化膜８２によって周
囲を囲まれた素子領域表面に、ｎ⁺型ソース領域８４及
びｎ⁺型ドレイン領域８６並びにこれらｎ⁺型ソース領
域８４とｎ⁺型ドレイン領域８６とに挟まれたチャネル
領域８８を形成した後、チャネル領域８８上及び消去ゲ
ート電極９０上に減圧状態の空隙９４ａ、９４ｂを介し
て第２ポリシリコン層からなるフローティングゲート電
極９２を形成するまで工程は、上記第１の実施形態にお
ける図３〜図７に示す工程と基本的に同様である。

【０１４２】次いで、チャネル領域８８上及びフローテ
ィングゲート電極９２上にシリコン酸化膜９８を介して
第３ポリシリコン層からなるコントロールゲート電極１
００を形成する工程は、従来の３層ポリシリコンゲート
構造のスプリットゲート型フラッシュＥＥＰＲＯＭの場
合と同様である。

【０１４３】以上のように、第９の実施形態に係る電界
効果トランジスタによれば、チャネル領域８８とフロー
ティングゲート電極９２との間に５ｎｍの間隔の減圧状
態の空隙９４ａが設けられ、フローティングゲート電極
９２と消去ゲート電極９０との間に１０ｎｍの間隔の減
圧状態の空隙９４ｂが設けられていることにより、従来
の３層ポリシリコンゲート構造のスプリットゲート型フ
ラッシュＥＥＰＲＯＭにおけるゲート酸化膜及びトンネ
ル酸化膜が存在せず、フローティングゲート電極９２へ
注入する電荷は従来のゲート酸化膜の代わりに５ｎｍの
間隔の減圧状態の空隙９４ａを通り抜け、フローティン
グゲート電極９２から放出する電荷は従来のトンネル酸
化膜の代わりに５ｎｍの間隔の減圧状態の空隙９４ｂを
通り抜けるため、ゲート酸化膜及びトンネル酸化膜の劣
化によりデータの書き込み／消去の回数が制限されるこ
とはなくなり、その書き込み／消去の回数を大幅に、場
合によっては半永久的に増加させることができる。

【０１４４】また、従来のようなゲート酸化膜の劣化に
よるデータの書き込み／消去の閾値電圧Ｖthのシフトの
経時変化がなくなり、書き込み／消去の動作電圧も常に
低く抑えることができるため、消費電圧を低減させるこ
とができる。

【０１４５】（第１０の実施形態）本発明の第１０の実
施形態に係る電界効果トランジスタを、図２０を用いて
説明する。ここで、図２０（ａ）は本実施形態に係る電
界効果トランジスタを示すチャネル長方向の断面図、図
２０（ｂ）はその垂直方向の断面図である。なお、上記
図１９に示した電界効果トランジスタと同一の要素には
同一の符号を付して説明を省略する。

【０１４６】本実施形態に係る電界効果トランジスタ
も、上記第９の実施形態の場合と同じく、基本的に従来
の３層ポリシリコンゲート構造のスプリットゲート型フ
ラッシュＥＥＰＲＯＭと同様の構造である。即ち、ｐ型
シリコン基板８０上には、フィールド酸化膜８２が形成
され、このフィールド酸化膜８２によって周囲を囲まれ
た素子領域表面には、ｎ⁺型ソース領域８４及びｎ⁺型
ドレイン領域８６が相対して形成されている。また、こ
れらのｎ⁺型ソース領域８４とｎ⁺型ドレイン領域８６
とに挟まれて、チャネル領域８８が設けられている。

【０１４７】また、フィールド酸化膜８２上には、厚さ
４００ｎｍの第１ポリシリコン層からなる消去ゲート電
極９０が形成され、チャネル長方向と平行な方向に延び
ている。そしてチャネル領域８８のｎ⁺型ドレイン領域
８６に近い領域を挟むフィールド酸化膜８２間には、厚
さ４００ｎｍの第２ポリシリコン層からなるフローティ
ングゲート電極９２が橋架され、このフローティングゲ
ート電極９２がチャネル領域８８上方を部分的に通ると
共に、消去ゲート電極９０上方を交差して通る構造とな
っている。従って、チャネル領域８８上方及び消去ゲー
ト電極９０上方にフローティングゲート電極９２が形成
されており、このフローティングゲート電極９２とチャ
ネル領域８８との間、及びフローティングゲート電極９
２と消去ゲート電極９０との間に、例えば５ｎｍの間隔
の減圧状態の空隙９４ａ、９４ｂが設けられている。

【０１４８】また、チャネル領域８８のｎ⁺型ソース領
域８４に近い領域上及びフローティングゲート電極９２
上には、例えば５ｎｍの間隔の減圧状態の空隙１０２
ａ、１０２ｂを介して、厚さ４００ｎｍの第３ポリシリ
コン層からなるコントロールゲート電極１００が形成さ
れている点に本実施形態の特徴がある。なお、フィール
ド酸化膜８２上方におけるフローティングゲート電極９
２とコントロールゲート電極１００との間に、例えば５
ｎｍの絶縁薄膜１０４が介在している。

【０１４９】このようにして、従来の３層ポリシリコン
ゲート構造のスプリットゲート型フラッシュＥＥＰＲＯ
Ｍにおけるゲート酸化膜及びトンネル酸化膜が減圧状態
の空隙９４ａ、９４ｂ、１０２ａ、１０２ｂに置換され
た不揮発性メモリが構成される。

【０１５０】なお、図２０に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶は、上記第９の実
施形態に係る電界効果トランジスタの場合と同様である
ため、その説明は省略する。

【０１５１】次に、図２０に示す電界効果トランジスタ
の製造方法について説明する。ｐ型シリコン基板８０上
のフィールド酸化膜８２上に第１ポリシリコン層からな
る消去ゲート電極９０を形成した後、チャネル領域８８
上及び消去ゲート電極９０上に減圧状態の空隙９４ａ、
９４ｂを介して第２ポリシリコン層からなるフローティ
ングゲート電極９２を形成するまでの工程は、上記第９
の実施形態の場合と同様である。

【０１５２】次いで、チャネル領域８８上及びフローテ
ィングゲート電極９２上に減圧状態の空隙１０２ａ、１
０２ｂを介して第３ポリシリコン層からなるコントロー
ルゲート電極１００を形成する工程は、前述のチャネル
領域８８上及び消去ゲート電極９０上に減圧状態の空隙
９４ａ、９４ｂを介してフローティングゲート電極９２
を形成する工程と基本的に同様である。

【０１５３】以上のように、第１０の実施形態に係る電
界効果トランジスタによれば、チャネル領域８８とフロ
ーティングゲート電極９２との間に５ｎｍの間隔の減圧
状態の空隙９４ａが設けられ、フローティングゲート電
極９２と消去ゲート電極９０との間に５ｎｍの間隔の減
圧状態の空隙９４ｂが設けられていることにより、上記
第９の実施形態に係る電界効果トランジスタの場合と同
様の効果を奏することができる。

【０１５４】これに加えて、チャネル領域８８とコント
ロールゲート電極１００との間に５ｎｍの間隔の減圧状
態の空隙１０２ａが設けられ、フローティングゲート電
極９２とコントロールゲート電極１００との間に５ｎｍ
の間隔の減圧状態の空隙１０２ｂが設けられていること
により、チャネル領域８８とコントロールゲート電極１
００との間隔を、従来の絶縁膜が介在している場合より
も小さくすることが可能になるため、素子の微細化に寄
与することができる。

【０１５５】なお、上記第９及び第１０の実施形態にお
いては、チャネル領域８８とフローティングゲート電極
９２との間に５ｎｍの間隔の減圧状態の空隙９４ａが設
けられ、フローティングゲート電極９２と消去ゲート電
極９０との間に５ｎｍの間隔の減圧状態の空隙９４ｂが
設けられている点に特徴があるが、チャネル領域８８上
及び消去ゲート電極９０上にそれぞれトンネル酸化膜を
形成して、これらのトンネル酸化膜とフローティングゲ
ート電極９２との間に減圧状態の空隙を設けてもよい。
また、チャネル領域８８上及び消去ゲート電極９０上並
びにフローティングゲート電極９２底面にそれぞれトン
ネル酸化膜を形成して、これら上下２つのトンネル酸化
膜間に減圧状態の空隙を設けてもよい。更には、フロー
ティングゲート電極９２底面にトンネル酸化膜を形成し
て、このトンネル酸化膜とチャネル領域８８との間及び
このトンネル酸化膜と消去ゲート電極９０との間にそれ
ぞれ減圧状態の空隙を設けてもよい。

【０１５６】（第１１の実施形態）本発明の第１１の実
施形態に係る電界効果トランジスタを、図２１を用いて
説明する。ここで、図２１（ａ）は本実施形態に係る電
界効果トランジスタを示すチャネル長方向の断面図、図
２１（ｂ）はその垂直方向の断面図である。なお、上記
図１９に示した電界効果トランジスタと同一の要素には
同一の符号を付して説明を省略する。本実施形態に係る
電界効果トランジスタは、基本的に従来のサン・ディス
ク型構造のスプリットゲート型フラッシュＥＥＰＲＯＭ
と同様の構造である。即ち、例えばｐ型シリコン基板８
０上には、フィールド酸化膜８２が形成され、このフィ
ールド酸化膜８２によって周囲を囲まれた素子領域表面
には、ｎ⁺型ソース領域８４及びｎ⁺型ドレイン領域８
６が相対して形成されている。また、これらのｎ⁺型ソ
ース領域８４とｎ⁺型ドレイン領域８６とに挟まれて、
チャネル領域８８が設けられている。

【０１５７】また、フィールド酸化膜８２を挟んで隣り
合う２つのチャネル領域８８におけるｎ⁺型ドレイン領
域８６に近い領域を挟むフィールド酸化膜８２間に、例
えば厚さ３００ｎｍの第１ポリシリコン層からなるフロ
ーティングゲート電極１０６ａ、１０６ｂがそれぞれ橋
架され、これらのフローティングゲート電極１０６ａ、
１０６ｂがそれぞれ隣り合う２つのチャネル領域８８上
方を部分的に通る構造となっている。従って、隣り合う
２つのチャネル領域８８上方にフローティングゲート電
極１０６ａ、１０６ｂがそれぞれ形成されており、これ
らのフローティングゲート電極１０６ａ、１０６ｂとチ
ャネル領域８８との間に、例えば５ｎｍの間隔の減圧状
態の空隙１０８がそれぞれ設けられている。なお、フィ
ールド酸化膜８２とフローティングゲート電極１０６
ａ、１０６ｂとの間には、例えば５ｎｍの絶縁薄膜（図
示せず）が介在している。

【０１５８】また、フィールド酸化膜８２を挟んで隣り
合う２つのチャネル領域８８におけるｎ⁺型ソース領域
８４に近い領域上及びフローティングゲート電極１０６
ａ、１０６ｂ上には、例えば５ｎｍの間隔の減圧状態の
空隙１１０を介して、例えば厚さ３００ｎｍの第２ポリ
シリコン層からなるコントロールゲート電極１１２ａ、
１１２ｂがそれぞれ形成されている。なお、これらのフ
ローティングゲート電極１０６ａ、１０６ｂとコントロ
ールゲート電極１１２ａ、１１２ｂとの間には、例えば
５ｎｍの絶縁薄膜（図示せず）が介在している。

【０１５９】また、隣り合う２つのチャネル領域８８に
挟まれたフィールド酸化膜８２上には、例えば厚さ１０
００ｎｍの第３ポリシリコン層からなる消去ゲート電極
１１４が形成され、チャネル長方向と平行な方向に延び
ている。そして、この消去ゲート電極１１４側面と２つ
のフローティングゲート電極１０６ａ、１０６ｂ側面と
の間には、例えば５ｎｍの間隔の減圧状態の空隙１１６
がそれぞれ設けられ、また消去ゲート電極１１４側面と
２つのコントロールゲート電極１１２ａ、１１２ｂ側面
との間には、例えば５ｎｍの間隔の減圧状態の空隙１１
８がそれぞれ設けられている。

【０１６０】このようにして、従来のサン・ディスク型
構造のスプリットゲート型フラッシュＥＥＰＲＯＭにお
けるゲート酸化膜及びトンネル酸化膜が減圧状態の空隙
１０８、１１０ａ、１１０ｂ、１１６、１１８に置換さ
れた不揮発性メモリが構成される。

【０１６１】次に、図２１に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶について説明す
る。情報の記憶は、フローティングゲート電極１０６
ａ、１０６ｂへの電荷の蓄積によって行う。即ち、デー
タの書き込みは、上記第９の実施形態に係る電界効果ト
ランジスタの場合と同様に、ドレイン領域８４近傍のチ
ャネル領域８８において発生したアバランシェ効果によ
る高エネルギーのホットエレクトロンを減圧状態の空隙
１０８を介してフローティングゲート電極１０６ａ、１
０６ｂに注入する、いわゆるドレインサイドＣＨＥ注入
によって行う。また、データの消去は、消去ゲート電極
１１４に高電圧の消去電圧を印加し、フローティングゲ
ート電極１０６ａ、１０６ｂに蓄積された電子をフロー
ティングゲート電極１０６ａ、１０６ｂ側面から減圧状
態の空隙１１６を介して消去ゲート電極１１４へ引き抜
く、いわゆるＦＮトンネル放出によって行う。

【０１６２】次に、図２１に示す電界効果トランジスタ
の製造方法について説明する。ｐ型シリコン基板８０上
のフィールド酸化膜８２によって周囲を囲まれた素子領
域表面に、ｎ⁺型ソース領域８４及びｎ⁺型ドレイン領
域８６並びにこれらのｎ⁺型ソース領域８４とｎ⁺型ド
レイン領域８６とに挟まれたチャネル領域８８を形成し
た後、チャネル領域８８上に減圧状態の空隙１０８を介
して第１ポリシリコン層からなるフローティングゲート
電極１０６ａ、１０６ｂを形成するまでの工程は、上記
第１の実施形態における図３〜図７に示す工程と基本的
に同様である。

【０１６３】次いで、チャネル領域８８上及びフローテ
ィングゲート電極１０６ａ、１０６ｂ上に減圧状態の空
隙１１０ａ、１１０ｂを介して第２ポリシリコン層から
なるコントロールゲート電極１１２ａ、１１２ｂを形成
する工程は、前述のチャネル領域８８上に減圧状態の空
隙１０８を介してフローティングゲート電極１０６ａ、
１０６ｂを形成する工程と基本的に同様である。

【０１６４】次いで、基体全面に、例えばスパッタ法等
を用いて絶縁膜（図示せず）を堆積した後、フィールド
酸化膜８２上の絶縁膜を選択的にエッチング除去して、
フィールド酸化膜８２に達する開口部を形成すると共
に、コントロールゲート電極１１２ａ、１１２ｂ側面及
びフローティングゲート電極１０６ａ、１０６ｂ側面を
露出させる。その後、例えばプラズマＣＶＤ法を用いて
コントロールゲート電極１１２ａ、１１２ｂ側面及びフ
ローティングゲート電極１０６ａ、１０６ｂ側面に膜厚
４００ｎｍのＣＶＤ酸化膜（図示せず）を付着させる。

【０１６５】次いで、基体全面に第３ポリシリコン層を
堆積した後、所定の形状にパターニングして、フィール
ド酸化膜８２上の開口部に第３ポリシリコン層からなる
消去ゲート電極１１４を形成する。そして、ＣＶＤ酸化
膜を選択的にエッチング除去して、消去ゲート電極１１
４側面とコントロールゲート電極１１２ａ、１１２ｂ側
面との間に５ｎｍの間隔の空隙１１８を形成すると共
に、消去ゲート電極１１４側面とフローティングゲート
電極１０６ａ、１０６ｂ側面との間に５ｎｍの間隔の空
隙１１６を形成する。

【０１６６】以上のように、第１１の実施形態に係る電
界効果トランジスタによれば、チャネル領域８８とフロ
ーティングゲート電極１０６ａ、１０６ｂとの間に５ｎ
ｍの間隔の減圧状態の空隙１０８が設けられ、フローテ
ィングゲート電極１０６ａ、１０６ｂ側面と消去ゲート
電極１１４側面との間に５ｎｍの間隔の減圧状態の空隙
１１６が設けられていることにより、従来のサン・ディ
スク型構造のスプリットゲート型フラッシュＥＥＰＲＯ
Ｍにおけるゲート酸化膜及びトンネル酸化膜が存在せ
ず、上記第９の実施形態に係る電界効果トランジスタの
場合と同様の効果を奏することができる。

【０１６７】これに加えて、チャネル領域８８とコント
ロールゲート電極１１２ａ、１１２ｂとの間に５ｎｍの
間隔の減圧状態の空隙１１０ａが設けられ、フローティ
ングゲート電極１０６ａ、１０６ｂとコントロールゲー
ト電極１１２ａ、１１２ｂとの間に５ｎｍの間隔の減圧
状態の空隙１１０ｂが設けられ、コントロールゲート電
極１１２ａ、１１２ｂ側面と消去ゲート電極１１４側面
との間に５ｎｍの減圧状態の空隙１１８が設けられてい
ることにより、チャネル領域８８とコントロールゲート
電極１１２ａ、１１２ｂとの間隔、フローティングゲー
ト電極１０６ａ、１０６ｂとコントロールゲート電極１
１２ａ、１１２ｂとの間隔、及びコントロールゲート電
極１１２ａ、１１２ｂ側面と消去ゲート電極１１４側面
との間隔を、従来の絶縁膜等が介在している場合よりも
小さくすることが可能になるため、素子の微細化に寄与
することができる。

【０１６８】なお、上記第１１の実施形態においては、
チャネル領域８８とフローティングゲート電極１０６
ａ、１０６ｂとの間に５ｎｍの間隔の減圧状態の空隙１
０８ａが設けられ、フローティングゲート電極１０６
ａ、１０６ｂ側面と消去ゲート電極１１４側面との間に
５ｎｍの間隔の減圧状態の空隙１０８ｂが設けられてい
る点に特徴があるが、チャネル領域８８上にトンネル酸
化膜を形成して、このトンネル酸化膜とフローティング
ゲート電極１０６ａ、１０６ｂとの間に減圧状態の空隙
を設けてもよいし、消去ゲート電極１１４側面にトンネ
ル酸化膜を形成して、このトンネル酸化膜とフローティ
ングゲート電極１０６ａ、１０６ｂとの間に減圧状態の
空隙を設けてもよい。また、チャネル領域８８上及びフ
ローティングゲート電極６０底面にそれぞれトンネル酸
化膜を形成して、これらのトンネル酸化膜間に減圧状態
の空隙を設けてもよいし、フローティングゲート電極１
０６ａ、１０６ｂ側面及び消去ゲート電極１１４側面に
それぞれトンネル酸化膜を形成して、これらのトンネル
酸化膜間に減圧状態の空隙を設けてもよい。更には、フ
ローティングゲート電極６０底面及び側面にトンネル酸
化膜を形成して、このトンネル酸化膜とチャネル領域８
８との間及びこのトンネル酸化膜と消去ゲート電極１１
４側面との間にそれぞれ減圧状態の空隙を設けてもよ
い。

【０１６９】また、チャネル領域８８とコントロールゲ
ート電極１１２ａ、１１２ｂとの間に５ｎｍの間隔の減
圧状態の空隙１１０ａが設けられ、フローティングゲー
ト電極１０６ａ、１０６ｂとコントロールゲート電極１
１２ａ、１１２ｂとの間に５ｎｍの間隔の減圧状態の空
隙１１０ｂが設けられているが、これらの減圧状態の空
隙１１０ａ、１１０ｂの代わりに絶縁膜が介在していて
もよい。この場合においても、この絶縁膜が介在する箇
所は電荷が通り抜ける部分ではないため、上記第９の実
施形態に係る電界効果トランジスタの場合と同様の効果
を奏することは可能である。

【０１７０】（第１２の実施形態）本発明の第１２の実
施形態に係る電界効果トランジスタを、図２２を用いて
説明する。ここで、図２２（ａ）は本実施形態に係る電
界効果トランジスタを示すチャネル長方向の断面図、図
２２（ｂ）はその垂直方向の断面図である。なお、上記
図１９に示した電界効果トランジスタと同一の要素には
同一の符号を付して説明を省略する。

【０１７１】本実施形態に係る電界効果トランジスタ
は、基本的に従来のＳＥＥＱ型構造のスプリットゲート
型フラッシュＥＥＰＲＯＭと同様の構造である。即ち、
例えばｐ型シリコン基板８０上には、フィールド酸化膜
８２が形成され、このフィールド酸化膜８２によって周
囲を囲まれた素子領域表面には、ｎ⁺型ソース領域８４
及びｎ⁺型ドレイン領域８６が相対して形成されてい
る。また、これらのｎ⁺型ソース領域８４とｎ⁺型ドレ
イン領域８６とに挟まれて、チャネル領域８８が設けら
れている。

【０１７２】また、ｎ⁺型ドレイン領域８６及びこれに
隣接するチャネル領域８８を挟むフィールド酸化膜８２
間には、例えば厚さ３００ｎｍの第１ポリシリコン層か
らなるフローティングゲート電極１２０が橋架され、こ
のフローティングゲート電極１２０がｎ⁺型ドレイン領
域８６上方及びチャネル領域８８上方を部分的に通る構
造となっている。従って、ｎ⁺型ドレイン領域８６上方
及びチャネル領域８８上方にフローティングゲート電極
１２０が形成されており、このフローティングゲート電
極１２０とｎ⁺型ドレイン領域８６及びチャネル領域８
８との間に、例えば５ｎｍの間隔の減圧状態の空隙１２
２が設けられている点に本実施形態の特徴がある。な
お、フィールド酸化膜８２とフローティングゲート電極
１２０との間に、例えば５ｎｍの絶縁薄膜１２４が介在
している。

【０１７３】また、ｎ⁺型ソース領域８４上及びこれに
隣接するチャネル領域８８上並びにフローティングゲー
ト電極１２０上には、例えば厚さ５ｎｍのシリコン酸化
膜１２６を介して、例えば厚さ３００ｎｍの第２ポリシ
リコン層からなるコントロールゲート電極１２８が形成
されている。このようにして、従来のＳＥＥＱ型構造の
スプリットゲート型フラッシュＥＥＰＲＯＭにおけるゲ
ート酸化膜が減圧状態の空隙１２２に置換された不揮発
性メモリが構成される。

【０１７４】次に、図２２に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶について説明す
る。情報の記憶は、フローティングゲート電極１２０へ
の電荷の蓄積により行う。即ち、データの書き込みは、
上記第９の実施形態に係る電界効果トランジスタの場合
と同様に、ドレイン領域８４近傍のチャネル領域８８に
おいて発生したアバランシェ効果による高エネルギーの
ホットエレクトロンを減圧状態の空隙１２２を介してフ
ローティングゲート電極１２０に注入する、いわゆるド
レインサイドＣＨＥ注入によって行う。また、データの
消去は、ｎ⁺型ドレイン領域８６に高電圧の消去電圧を
印加し、フローティングゲート電極１２０に蓄積された
電子をフローティングゲート電極１２０底面から減圧状
態の空隙１２２を介してｎ⁺型ドレイン領域８６へ引き
抜く、いわゆるＦＮトンネル放出によって行う。

【０１７５】次に、図２２に示す電界効果トランジスタ
の製造方法について説明する。ｐ型シリコン基板８０上
のフィールド酸化膜８２によって周囲を囲まれた素子領
域上に減圧状態の空隙１２２を介して第１ポリシリコン
層からなるフローティングゲート電極１２０を形成する
までの工程は、上記第１の実施形態における図４〜図７
に示す工程と基本的に同様である。但し、上記第１の実
施形態の場合と異なり、未だ素子領域表面にｎ⁺型ソー
ス領域及びｎ⁺型ドレイン領域を形成してはいない。続
いて、素子領域上及びフローティングゲート電極１２０
上にシリコン酸化膜１２６を介して第２ポリシリコン層
からなるコントロールゲート電極１２８を形成するまで
の工程は、従来の場合と同様である。

【０１７６】次いで、コントロールゲート電極１２８及
びフローティングゲート電極１２０をマスクとする不純
物イオン注入法を用いて、素子領域表面にｎ型不純物を
選択的に添加し、ｎ⁺型ソース領域８４及びｎ⁺型ドレ
イン領域８６を相対して形成する。そしてこれらのｎ⁺
型ソース領域８４とｎ⁺型ドレイン領域８６とに挟まれ
た領域がチャネル領域８８となる。

【０１７７】以上のように、第１２の実施形態に係る電
界効果トランジスタによれば、チャネル領域８８及びｎ
⁺型ドレイン領域８６とフローティングゲート電極１２
０との間に５ｎｍの間隔の減圧状態の空隙１２２が設け
られていることにより、従来のＳＥＥＱ型構造のスプリ
ットゲート型フラッシュＥＥＰＲＯＭにおけるゲート酸
化膜が存在せず、フローティングゲート電極１２０へ注
入する電荷及びフローティングゲート電極１２０から放
出する電荷は従来のゲート酸化膜の代わりに５ｎｍの間
隔の減圧状態の空隙１２２を通り抜けるため、上記第９
の実施形態の場合と同様に、ゲート酸化膜の劣化により
データの書き込み／消去の回数が制限されることはなく
なり、その書き込み／消去の回数を大幅に、場合によっ
ては半永久的に増加させることができる。

【０１７８】また、従来のようなゲート酸化膜の劣化に
よるデータの書き込み／消去の閾値電圧Ｖthのシフトの
経時変化がなくなり、書き込み／消去の動作電圧も常に
低く抑えることができるため、消費電圧を低減させるこ
とができる。

【０１７９】（第１３の実施形態）本発明の第１３の実
施形態に係る電界効果トランジスタを、図２３を用いて
説明する。ここで、図２３（ａ）は本実施形態に係る電
界効果トランジスタを示すチャネル長方向の断面図、図
２３（ｂ）はその垂直方向の断面図である。なお、上記
図２２に示した電界効果トランジスタと同一の要素には
同一の符号を付して説明を省略する。

【０１８０】本実施形態に係る電界効果トランジスタ
も、上記第１２の実施形態の場合と同じく、基本的に従
来のＳＥＥＱ型構造のスプリットゲート型フラッシュＥ
ＥＰＲＯＭと同様の構造である。即ち、ｐ型シリコン基
板８０上には、フィールド酸化膜８２が形成され、この
フィールド酸化膜８２によって周囲を囲まれた素子領域
表面には、ｎ⁺型ソース領域８４及びｎ⁺型ドレイン領
域８６が相対して形成されている。また、これらのｎ⁺
型ソース領域８４とｎ⁺型ドレイン領域８６とに挟まれ
て、チャネル領域８８が設けられている。

【０１８１】また、ｎ⁺型ドレイン領域８６及びこれに
隣接するチャネル領域８８を挟むフィールド酸化膜８２
間には、厚さ３００ｎｍの第１ポリシリコン層からなる
フローティングゲート電極１２０が橋架され、このフロ
ーティングゲート電極１２０がｎ⁺型ドレイン領域８６
上方及びチャネル領域８８上方を部分的に通る構造とな
っている。従って、ｎ⁺型ドレイン領域８６上方及びチ
ャネル領域８８上方にフローティングゲート電極１２０
が形成されており、このフローティングゲート電極１２
０とｎ⁺型ドレイン領域８６及びチャネル領域８８との
間に、５ｎｍの間隔の減圧状態の空隙１２２が設けられ
ている。

【０１８２】また、ｎ⁺型ソース領域８４上及びこれに
隣接するチャネル領域８８上並びにフローティングゲー
ト電極１２０上には、例えば５ｎｍの間隔の減圧状態の
空隙１３０ａ、１３０ｂを介して、厚さ３００ｎｍの第
２ポリシリコン層からなるコントロールゲート電極１２
８が形成されている点に本実施形態の特徴がある。な
お、フィールド酸化膜８２上方におけるフローティング
ゲート電極１２０とコントロールゲート電極１２８との
間に、例えば５ｎｍの絶縁薄膜１３２が介在している。

【０１８３】このようにして、従来のＳＥＥＱ型構造の
スプリットゲート型フラッシュＥＥＰＲＯＭにおけるゲ
ート酸化膜及びシリコン酸化膜が減圧状態の空隙１２
２、１３０ａ、１３０ｂに置換された不揮発性メモリが
構成される。

【０１８４】なお、図２３に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶は、上記第９の実
施形態に係る電界効果トランジスタの場合と同様である
ため、その説明は省略する。

【０１８５】次に、図２３に示す電界効果トランジスタ
の製造方法について説明する。ｐ型シリコン基板８０上
のフィールド酸化膜８２によって周囲を囲まれた素子領
域上に、空隙１２２を介して第１ポリシリコン層からな
るフローティングゲート電極１２０を形成するまでの工
程は、上記第１２の実施形態の場合と同様である。次い
で、素子領域上及びフローティングゲート電極１２０上
に空隙１３０ａ、１３０ｂを介して第２ポリシリコン層
からなるコントロールゲート電極１２８を形成する工程
は、前述の素子領域上に空隙１２２を介してフローティ
ングゲート電極１２０を形成する工程と基本的に同様で
ある。次いで、不純物イオン注入法を用いて、ｎ⁺型ソ
ース領域８４及びｎ⁺型ドレイン領域８６並びにこれら
ｎ⁺型ソース領域８４とｎ⁺型ドレイン領域８６とに挟
まれたチャネル領域８８を形成する工程は、上記第１２
の実施形態の場合と同様である。

【０１８６】以上のように、第１３の実施形態に係る電
界効果トランジスタによれば、チャネル領域８８及びｎ
⁺型ドレイン領域８６とフローティングゲート電極１２
０との間に５ｎｍの間隔の減圧状態の空隙１２２が設け
られていることにより、上記第１２の実施形態に係る電
界効果トランジスタの場合と同様の効果を奏することが
できる。

【０１８７】これに加えて、チャネル領域８８及びｎ⁺
型ソース領域８４とコントロールゲート電極１２８との
間に５ｎｍの間隔の減圧状態の空隙１３０ａが設けら
れ、フローティングゲート電極１２０とコントロールゲ
ート電極１２８との間に５ｎｍの間隔の減圧状態の空隙
１３０ｂが設けられていることにより、ソース領域８４
及びチャネル領域８８とコントロールゲート電極１２８
との間隔を、従来の絶縁膜が介在している場合よりも小
さくすることが可能になるため、素子の微細化に寄与す
ることができる。

【０１８８】なお、上記第１２及び第１３の実施形態に
おいては、ｎ⁺型ドレイン領域８６及びチャネル領域８
８とフローティングゲート電極１２０との間に５ｎｍの
間隔の減圧状態の空隙１２２が設けられている点に特徴
があるが、チャネル領域８８上及びｎ⁺型ドレイン領域
８６上にトンネル酸化膜を形成し、このトンネル酸化膜
とフローティングゲート電極１２０との間に減圧状態の
空隙を設けてもよい。また、チャネル領域８８上及びｎ
⁺型ドレイン領域８６上並びにフローティングゲート電
極１２０底面にそれぞれトンネル酸化膜を形成し、これ
ら上下２つのトンネル酸化膜間に減圧状態の空隙を設け
てもよい。更には、フローティングゲート電極１２０底
面にトンネル酸化膜を形成し、このトンネル酸化膜とチ
ャネル領域８８及びｎ⁺型ドレイン領域８６との間に減
圧状態の空隙を設けてもよい。

【０１８９】（第１４の実施形態）本発明の第１４の実
施形態に係る電界効果トランジスタを、図２４を用いて
説明する。ここで、図２４（ａ）は本実施形態に係る電
界効果トランジスタを示すチャネル長方向の断面図、図
２４（ｂ）はその垂直方向の断面図である。なお、上記
図２２に示した電界効果トランジスタと同一の要素には
同一の符号を付して説明を省略する。

【０１９０】本実施形態に係る電界効果トランジスタ
は、基本的に従来のＳＴＴ型構造のスプリットゲート型
フラッシュＥＥＰＲＯＭと同様の構造である。即ち、例
えばｐ型シリコン基板８０上には、フィールド酸化膜８
２が形成され、このフィールド酸化膜８２によって周囲
を囲まれた素子領域表面には、ｎ⁺型ソース領域１３４
及びｎ⁺型ドレイン領域１３６が相対して形成されてい
る。ここで、ｎ⁺型ソース領域１３４の接合深さはｎ⁺
型ドレイン領域１３６のそれよりも深くなっている点に
特徴がある。また、これらのｎ⁺型ソース領域１３４と
ｎ⁺型ドレイン領域１３６とに挟まれて、チャネル領域
１３８が設けられている。

【０１９１】また、ｎ⁺型ソース領域１３４及びこれに
隣接するチャネル領域１３８を挟むフィールド酸化膜８
２間には、厚さ３００ｎｍの第１ポリシリコン層からな
るフローティングゲート電極１４０が橋架され、このフ
ローティングゲート電極１４０がｎ⁺型ソース領域１３
４上方及びチャネル領域１３８上方を部分的に通る構造
となっている。従って、ｎ⁺型ソース領域１３４上方及
びチャネル領域１３８上方にフローティングゲート電極
１４０が形成されており、このフローティングゲート電
極１４０とｎ⁺型ソース領域１３４及びチャネル領域１
３８との間に、５ｎｍの間隔の減圧状態の空隙１４２が
設けられている。なお、フローティングゲート電極１４
０上面端部の角は尖った形状をしている。また、フィー
ルド酸化膜８２とフローティングゲート電極１４０との
間に、例えば５ｎｍの絶縁薄膜１４４が介在している。

【０１９２】また、ｎ⁺型ソース領域１３４上及びこれ
に隣接するチャネル領域１３８上並びにフローティング
ゲート電極１４０上には、それぞれ減圧状態の空隙１４
６ａ、１４６ｂを介して、厚さ３００ｎｍの第２ポリシ
リコン層からなるコントロールゲート電極１４８が形成
されている。ここで、チャネル領域１３８及びｎ⁺型ド
レイン領域１３６とコントロールゲート電極１４８フロ
ーティングゲート電極１４０との間の減圧状態の空隙１
４２は例えば５ｎｍの間隔であるが、フローティングゲ
ート電極１４０上面端部の角は尖った形状をしているた
め、このフローティングゲート電極１４０とコントロー
ルゲート電極１４８との間の減圧状態の空隙１４６ｂの
うち、フローティングゲート電極１４０上面端部の尖っ
た角とコントロールゲート電極１４８との間隔は例えば
４ｎｍとなっている。なお、フィールド酸化膜８２上方
におけるフローティングゲート電極１４０とコントロー
ルゲート電極１４８との間には、例えば５ｎｍの絶縁薄
膜１５０が介在している。従って、フローティングゲー
ト電極１４０とｎ⁺型ソース領域１３４及びチャネル領
域１３８との間に、５ｎｍの間隔の減圧状態の空隙１４
２が設けられていると共に、フローティングゲート電極
１４０上面端部の尖った角とコントロールゲート電極１
４８との間に、５ｎｍの間隔の減圧状態の空隙１４６ｂ
が設けられている点に本実施形態の特徴がある。

【０１９３】このようにして、従来のＳＴＴ型構造のス
プリットゲート型フラッシュＥＥＰＲＯＭにおけるゲー
ト酸化膜及びトンネル酸化膜が減圧状態の空隙１４２、
１４６ａ、１４６ｂに置換された不揮発性メモリが構成
される。

【０１９４】次に、図２４に示す電界効果トランジスタ
の不揮発性メモリとしての情報の記憶について説明す
る。情報の記憶は、フローティングゲート電極１４０へ
の電荷の蓄積により行う。即ち、データの書き込みは、
ｎ⁺型ドレイン領域１３６を接地してコントロールゲー
ト電極１４８及びｎ⁺型ソース領域１３４に高電圧のプ
ログラム電圧を印加し、ｎ⁺型ソース領域１３４近傍の
チャネル領域１３８において発生したアバランシェ効果
による高エネルギーのホットエレクトロンを減圧状態の
空隙１４２を介してフローティングゲート電極１４０に
注入する、いわゆるソースサイドＣＨＥ注入ことによっ
て行う。また、データの消去は、コントロールゲート電
極１４８に高電圧の消去電圧を印加し、フローティング
ゲート電極１４０に蓄積された電子をフローティングゲ
ート電極１４０上面端部の尖った角から減圧状態の空隙
１４６ｂを介してコントロールゲート電極１４８へ引き
抜く、いわゆるＦＮトンネル放出によって行う。

【０１９５】次に、図２４に示す電界効果トランジスタ
の製造方法について説明する。ｐ型シリコン基板８０上
のフィールド酸化膜８２を形成して素子分離を行った後
に、基体全面に絶縁薄膜１４４を介して第１ポリシリコ
ン層を形成するまでの工程は、上記第１の実施形態にお
ける図４〜図６に示す工程と基本的に同様である。但
し、上記第１の実施形態の場合と異なり、未だ素子領域
表面にｎ⁺型ソース領域及びｎ⁺型ドレイン領域を形成
してはいない。

【０１９６】次いで、第１ポリシリコン層上に窒化膜
（図示せず）を形成した後、この窒化膜を選択的にエッ
チングして、フローティングゲート電極形状の開口部を
形成する。続いて、窒化膜をマスクとして第１ポリシリ
コン層を選択的に酸化し、第１ポリシリコン層上にシリ
コン酸化膜（図示せず）を形成した後、窒化膜を全面除
去する。続いて、シリコン酸化膜をマスクとして第１ポ
リシリコン層をパターニングした後、シリコン酸化膜を
除去する。こうして、ｎ⁺型ソース領域１３４上方及び
隣接するチャネル領域１３８上方を部分的に通り、フィ
ールド酸化膜８２上方にまで延びる第１ポリシリコン層
からなるフローティングゲート電極１４０を形成する。
ここで、第１ポリシリコン層の選択酸化の際に、シリコ
ン酸化膜の端部にバーズビークができるため、このシリ
コン酸化膜を除去した後の第１ポリシリコン層、即ちフ
ローティングゲート電極１４０はその上面端部の角が尖
った形状となる。

【０１９７】次いで、基体全面に絶縁薄膜１５０を介し
て第２ポリシリコン層を形成した後、この第２ポリシリ
コン層を所定の形状にパターニングする。こうして、ｎ
⁺型ソース領域１３４上方及び隣接するチャネル領域１
３８上方並びにフローティングゲート電極１４０上方を
通り、フィールド酸化膜８２上方にまで延びる第２ポリ
シリコン層からなるコントロールゲート電極１４８を形
成する。

【０１９８】次いで、不純物イオン注入法を用い、コン
トロールゲート電極１４８及び所定の形状にパターニン
グしたレジスタをマスクとして、素子領域表面にｎ⁺型
不純物を添加してｎ⁺型ソース領域１３４を形成する。
続いて、同様にして、ｎ⁺型ドレイン領域１３６を形成
する。このとき、ｎ⁺型不純物のイオン注入条件を制御
して、ｎ⁺型ソース領域１３４の接合深さがｎ⁺型ドレ
イン領域１３６のそれよりも深くなるようにする。

【０１９９】次いで、上記第１の実施形態における図７
に示す工程と同様にして、絶縁薄膜１４４、１５０を除
去する。こうして、フィールド酸化膜８２とフローティ
ングゲート電極１４０との間に絶縁薄膜１４４を残存さ
せつつ、ｎ⁺型ソース領域１３４及びチャネル領域１３
８とフローティングゲート電極１４０との間に５ｎｍの
間隔の空隙１４２を形成する。また、フィールド酸化膜
８２とコントロールゲート電極１４８との間に絶縁薄膜
１４４、１５０を残存させつつ、ｎ⁺型ドレイン領域１
３６及びチャネル領域１３８とコントロールゲート電極
１４８との間に５ｎｍの間隔の空隙１４６ａを形成す
る。更に、フィールド酸化膜８２上方におけるフローテ
ィングゲート電極１４０とコントロールゲート電極１４
８との間に絶縁薄膜１５０を残存させつつ、フローティ
ングゲート電極１４０とコントロールゲート電極１４８
との間に空隙１４６ｂを形成し、フローティングゲート
電極１４０上面端部の尖った角とコントロールゲート電
極１４８との間隔を５ｎｍとする。

【０２００】以上のように、第１４の実施形態に係る電
界効果トランジスタによれば、チャネル領域１３８とフ
ローティングゲート電極１４０との間に５ｎｍの間隔の
減圧状態の空隙１４２が設けられ、フローティングゲー
ト電極１４０上面端部の尖った角とコントロールゲート
電極１４８との間に５ｎｍの間隔の減圧状態の空隙１４
６ｂが設けられていることにより、従来のＳＴＴ型構造
のスプリットゲート型フラッシュＥＥＰＲＯＭにおける
ゲート酸化膜及びトンネル酸化膜が存在せず、フローテ
ィングゲート電極１４０へ注入する電荷及びフローティ
ングゲート電極１４０から放出する電荷は従来のゲート
酸化膜及びトンネル酸化膜の代わりに５ｎｍの間隔の減
圧状態の空隙１４２及び５ｎｍの間隔の減圧状態の空隙
１４６ｂを通り抜けるため、上記第１２の実施形態に係
る電界効果トランジスタの場合と同様の効果を奏するこ
とができる。

【０２０１】これに加えて、チャネル領域１３８とコン
トロールゲート電極１４８との間に５ｎｍの間隔の減圧
状態の空隙１４６ａが設けられていることにより、チャ
ネル領域１３８とコントロールゲート電極１４８との間
隔を、従来の絶縁膜が介在している場合よりも小さくす
ることが可能になる。

【０２０２】なお、上記第１４の実施形態においては、
チャネル領域１３８とフローティングゲート電極１４０
との間に５ｎｍの間隔の減圧状態の空隙１４２が設けら
れ、フローティングゲート電極１４０上面端部の尖った
角とコントロールゲート電極１４８との間に５ｎｍの間
隔の減圧状態の空隙１４６ｂが設けられている点に特徴
があるが、チャネル領域１３８上にゲート酸化膜を形成
し、このゲート酸化膜とフローティングゲート電極１４
０との間に減圧状態の空隙を設けてもよい。また、チャ
ネル領域１３８上及びフローティングゲート電極１４０
底面にそれぞれトンネル酸化膜を形成し、これら上下２
つのトンネル酸化膜間に減圧状態の空隙を設けてもよ
い。更には、コントロールゲート電極１４８底面にトン
ネル酸化膜を形成し、このトンネル酸化膜とフローティ
ングゲート電極１４０上面端部の尖った角との間に減圧
状態の空隙を設けてもよい。

【０２０３】また、上記第９〜第１４の実施形態におい
ては、いずれの空隙９４ａ、９４ｂ、１０２ａ、１０２
ｂ、１０８、１１０ａ、１１０ｂ、１２２、１３０ａ、
１３０ｂ、１４２、１４６ａ、１４６ｂも減圧状態に保
持されているが、減圧状態の代わりに常圧の空気等を充
填してもよいし、あるいはまた、不活性なガスを封入し
てもよい。

【０２０４】

【発明の効果】以上、詳細に説明した通り、本発明に係
る電界効果トランジスタによれば、次のような効果を奏
することができる。即ち、請求項１に係る電界効果トラ
ンジスタによれば、チャネル領域上方に所定の間隔の空
隙を介してゲート電極が形成されていることにより、通
常のＭＩＳ型電界効果トランジスタにあるゲート絶縁膜
が存在しないため、ゲート絶縁膜中に生成されるトラッ
プ又はゲート絶縁膜の歪が原因となるデバイス特性の劣
化が生じず、電界効果トランジスタの動作の信頼性を向
上させることができる。

【０２０５】また、請求項２に係る電界効果トランジス
タによれば、チャネル領域上にトンネル絶縁膜が形成さ
れ、このトンネル絶縁膜とゲート電極との間に所定の間
隔の空隙が設けられていることにより、チャネル領域上
のトンネル絶縁膜中にトラップが生成されても、このト
ラップに捕獲された電子はトンネル効果によりトンネル
絶縁膜を容易に通り抜けることが可能であるため、チャ
ネル領域上のトンネル絶縁膜中に生成されるトラップが
原因となるデバイス特性の劣化を抑制することができ、
電界効果トランジスタの動作の信頼性を向上させること
ができる。また、チャネル領域表面がトンネル絶縁膜に
よって覆われているため、チャネル領域表面が露出して
いることによるデバイス特性の劣化を防止することがで
きる。

【０２０６】また、請求項３に係る電界効果トランジス
タによれば、ゲート電極底面にトンネル絶縁膜が形成さ
れ、チャネル領域とゲート電極底面のトンネル絶縁膜と
の間又はチャネル領域上のトンネル絶縁膜とゲート電極
底面のトンネル絶縁膜との間に所定の間隔の空隙が設け
られていることにより、ゲート電極底面のトンネル絶縁
膜中にトラップが生成されても、このトラップに捕獲さ
れた電子はトンネル効果によりトンネル絶縁膜を容易に
通り抜けることが可能であるため、ゲート電極底面のト
ンネル絶縁膜中に生成されるトラップが原因となるデバ
イス特性の劣化を抑制することができ、電界効果トラン
ジスタの動作の信頼性を向上させることができる。

【０２０７】また、請求項４に係る電界効果トランジス
タによれば、半導体基板上にゲート電極を支えるための
スペーサが設けられていることにより、チャネル領域上
方に所定の間隔の空隙を隔てて形成されたゲート電極を
安定的に支持すると共に、チャネル領域とゲート電極と
の間の空隙を所定の間隔に保持することができるため、
電界効果トランジスタの安定した動作を確保することが
できる。

【０２０８】また、請求項５に係る電界効果トランジス
タによれば、膜厚の厚いフィールド絶縁膜を利用し、こ
のフィールド絶縁膜間にチャネル領域を挟んでゲート電
極が橋架されている構造であるため、チャネル領域上方
に所定の間隔の空隙を隔ててゲート電極を容易に形成す
ることができる。

【０２０９】また、請求項６に係る電界効果トランジス
タによれば、チャネル領域又はチャネル領域上のトンネ
ル絶縁膜とゲート電極又はゲート電極底面のトンネル絶
縁膜との間の空隙が、常圧の気体又は減圧された気体に
より充填されていることにより、たとえチャネル領域表
面が露出していても、それに起因するデバイス特性の劣
化を抑制することができる。

【０２１０】また、請求項７に係る電界効果トランジス
タによれば、チャネル領域又はチャネル領域上のトンネ
ル絶縁膜とゲート電極又はゲート電極底面のトンネル絶
縁膜との間の空隙が、不活性なガスにより充填されてい
ることにより、上記請求項６の場合とほぼ同様にデバイ
ス特性の劣化を抑制することができる。

【０２１１】また、請求項８に係る電界効果トランジス
タによれば、チャネル領域上方に所定の間隔の空隙を介
してフローティングゲート電極が形成されていることに
より、通常のフローティングゲート構造の不揮発性メモ
リにおけるゲート絶縁膜が存在せず、所定の間隔の空隙
を通り抜けてフローティングゲート電極への電荷の蓄積
又はフローティングゲート電極からの電荷の放電が行わ
れるため、従来のようにゲート酸化膜の劣化によりデー
タの書き込み／消去の回数が制限されることはなくな
り、その書き込み／消去の回数を大幅に、場合によって
は半永久的に増加させることができる。また、従来のよ
うなゲート酸化膜の劣化によるデータの書き込み／消去
の閾値電圧Ｖthシフトの経時変化がなくなり、書き込み
／消去の動作電圧も常に低く抑えることができ、消費電
圧を低減させることができる。

【０２１２】また、請求項９に係る電界効果トランジス
タによれば、フローティングゲート電極とコントロール
ゲート電極との間に所定の間隔の空隙が設けられている
が、チャネル領域上方に所定の間隔の空隙を介してフロ
ーティングゲート電極が形成されているため、上記請求
項８に係る電界効果トランジスタの場合と同様の効果を
奏することができる。また、フローティングゲート電極
とコントロールゲート電極との間に絶縁膜が介在してい
る場合よりも両電極間の絶縁性に優れているため、フロ
ーティングゲート電極とコントロールゲート電極との間
隔をより小さくすることが可能になり、素子の微細化に
寄与することができる。

【０２１３】また、請求項１０に係る電界効果トランジ
スタによれば、チャネル領域上にトンネル絶縁膜が形成
されており、このチャネル領域上のトンネル絶縁膜とフ
ローティングゲート電極との間に所定の間隔の空隙が設
けられていることにより、チャネル領域表面がトンネル
絶縁膜によって覆われているため、チャネル領域表面が
露出していることによるデバイス特性の劣化を防止する
ことができる。

【０２１４】また、請求項１１に係る電界効果トランジ
スタによれば、フローティングゲート電極底面にトンネ
ル絶縁膜が形成されており、チャネル領域又はチャネル
領域上のトンネル絶縁膜とフローティングゲート電極底
面のトンネル絶縁膜との間に所定の間隔の空隙が設けら
れていることにより、フローティングゲート電極底面が
トンネル絶縁膜によって覆われているため、フローティ
ングゲート電極底面が露出していることによるデバイス
特性の劣化を防止することができる。

【０２１５】また、請求項１２に係る電界効果トランジ
スタによれば、半導体基板とフローティングゲート電極
との間に、フローティングゲート電極を支えるスペーサ
が設けられていることにより、チャネル領域上方に所定
の間隔の空隙を隔てて形成されたフローティングゲート
電極を安定的に支持すると共に、チャネル領域とフロー
ティングゲート電極との間の空隙を所定の間隔に保持す
ることができる。

【０２１６】また、請求項１３に係る電界効果トランジ
スタによれば、半導体基板又はフローティングゲート電
極とコントロールゲート電極との間に、コントロールゲ
ート電極を支えるスペーサが設けられていることによ
り、コントロールゲート電極を安定的に支持すると共
に、フローティングゲート電極とコントロールゲート電
極との間の空隙を所定の間隔に保持することができる。

【０２１７】また、請求項１４に係る電界効果トランジ
スタによれば、膜厚の厚いフィールド絶縁膜を利用し、
このフィールド絶縁膜間にチャネル領域を挟んでフロー
ティングゲート電極が橋架されていることにより、チャ
ネル領域上方に所定の間隔の空隙を隔ててフローティン
グゲート電極を容易に形成することができる。

【０２１８】また、請求項１５に係る電界効果トランジ
スタによれば、チャネル領域若しくはチャネル領域上の
トンネル絶縁膜とフローティングゲート電極若しくはフ
ローティングゲート電極底面のトンネル絶縁膜との間の
空隙又はフローティングゲート電極とコントロールゲー
ト電極との間の空隙が常圧の気体又は減圧された気体に
より充填されていることにより、たとえチャネル領域表
面が露出していても、それに起因するデバイス特性の劣
化をできるだけ抑制することができる。

【０２１９】また、請求項１６に係る電界効果トランジ
スタによれば、チャネル領域若しくはチャネル領域上の
トンネル絶縁膜とフローティングゲート電極若しくはフ
ローティングゲート電極底面のトンネル絶縁膜との間の
空隙又はフローティングゲート電極とコントロールゲー
ト電極との間の空隙が不活性なガスにより充填されてい
ることにより、上記請求項１５の場合とほぼ同様の作用
を奏することができる。

【０２２０】また、請求項１７に係る電界効果トランジ
スタによれば、チャネル領域上方に所定の間隔の空隙を
介して電荷蓄積層が形成されていることにより、通常の
ＭＮＯＳ構造やＭＯＮＯＳ構造の不揮発性メモリにおけ
るゲート絶縁膜が存在せず、所定の間隔の空隙を通り抜
けて電荷蓄積層への電荷の蓄積又は放電が行われるた
め、従来のようにゲート酸化膜の劣化によりデータの書
き込み／消去の回数が制限されることはなくなり、その
書き込み／消去の回数を大幅に、場合によっては半永久
的に増加させることができる。また、従来のようなゲー
ト酸化膜の劣化によるデータの書き込み／消去の閾値電
圧Ｖthシフトの経時変化がなくなり、書き込み／消去の
動作電圧も常に低く抑えることができ、消費電圧を低減
させることができる。

【０２２１】また、請求項１８に係る電界効果トランジ
スタによれば、チャネル領域上にトンネル絶縁膜が形成
されており、このチャネル領域上のトンネル絶縁膜と電
荷蓄積層との間に所定の間隔の空隙が設けられているこ
とにより、チャネル領域表面がトンネル絶縁膜によって
覆われているため、チャネル領域表面が露出しているこ
とによるデバイス特性の劣化を防止することができる。

【０２２２】また、請求項１９に係る電界効果トランジ
スタによれば、半導体基板と電荷蓄積層との間に電荷蓄
積層を支えるスペーサが設けられていることにより、電
荷蓄積層を安定的に支持すると共に、チャネル領域と電
荷蓄積層との間の空隙を所定の間隔に保持することがで
きる。

【０２２３】また、請求項２０に係る電界効果トランジ
スタによれば、膜厚の厚いフィールド絶縁膜を利用し、
このフィールド絶縁膜間にチャネル領域を挟んで電荷蓄
積層が橋架されていることにより、チャネル領域上方に
所定の間隔の空隙を隔てて電荷蓄積層を容易に形成する
ことができる。

【０２２４】また、請求項２１に係る電界効果トランジ
スタによれば、電荷蓄積層としてシリコン窒化膜を用い
ることにより、シリコン窒化膜中の深いエネルギーレベ
ルのトラップへの電荷の蓄積によって情報の記憶を行う
ことができる。

【０２２５】また、請求項２２に係る電界効果トランジ
スタによれば、電荷蓄積層として順に積層されたシリコ
ン酸化膜及びシリコン窒化膜を用いることにより、シリ
コン窒化膜中の深いエネルギーレベルのトラップ又はシ
リコン窒化膜とシリコン酸化膜との界面のトラッへの電
荷の蓄積によって情報の記憶を行うことができる。

【０２２６】また、請求項２３に係る電界効果トランジ
スタによれば、チャネル領域と電荷蓄積層との間の空隙
が常圧の気体又は減圧された気体により充填されている
ことにより、チャネル領域表面が露出していても、それ
に起因するデバイス特性の劣化をできるだけ抑制するこ
とができる。

【０２２７】また、請求項２４に係る電界効果トランジ
スタによれば、チャネル領域と電荷蓄積層との間の空隙
が不活性なガスにより充填されていることにより、上記
請求項２３の場合とほぼ同様の作用を奏することができ
る。

【０２２８】また、請求項２５に係る電界効果トランジ
スタによれば、チャネル領域上方及び消去電極上方に所
定の間隔の空隙を介してフローティングゲート電極が形
成されていることにより、従来の３層ポリシリコンゲー
ト構造のスプリットゲート型フラッシュＥＥＰＲＯＭに
おけるゲート絶縁膜及びトンネル絶縁膜が存在せず、所
定の間隔の空隙を通り抜けてフローティングゲート電極
への電荷の蓄積又はフローティングゲート電極からの電
荷の放電が行われるため、従来のようにゲート酸化膜及
びトンネル絶縁膜の劣化によりデータの書き込み／消去
の回数が制限されることはなくなり、その書き込み／消
去の回数を大幅に、場合によっては半永久的に増加させ
ることができる。また、従来のようなゲート酸化膜及び
トンネル絶縁膜の劣化によるデータの書き込み／消去の
閾値電圧Ｖthシフトの経時変化がなくなり、書き込み／
消去の動作電圧も常に低く抑えることができ、消費電圧
を低減させることができる。

【０２２９】また、請求項２６に係る電界効果トランジ
スタによれば、チャネル領域上方に所定の間隔の空隙を
介してフローティングゲート電極が形成されていると共
に、消去電極とフローティングゲート電極との間にも所
定の間隔の空隙が設けられていることにより、従来のサ
ン・ディスク型構造のスプリットゲート型フラッシュＥ
ＥＰＲＯＭにおけるゲート絶縁膜及びトンネル絶縁膜が
存在せず、所定の間隔の空隙を通り抜けてフローティン
グゲート電極への電荷の蓄積又はフローティングゲート
電極からの電荷の放電が行われるため、ゲート酸化膜及
びトンネル絶縁膜の劣化によりデータの書き込み／消去
の回数が制限されることはなくなり、その書き込み／消
去の回数を大幅に、場合によっては半永久的に増加させ
ることができる。また、ゲート酸化膜及びトンネル絶縁
膜の劣化によるデータの書き込み／消去の閾値電圧Ｖth
シフトの経時変化がなくなり、書き込み／消去の動作電
圧も常に低く抑えることができ、消費電圧を低減させる
ことができる。

【０２３０】また、請求項２７に係る電界効果トランジ
スタによれば、チャネル領域とコントロールゲート電極
との間及びフローティングゲート電極とコントロールゲ
ート電極との間にも所定の間隔の空隙が設けられている
構成とすることにより、上記請求項２５又は２６に係る
電界効果トランジスタの場合と同様の作用を奏する。ま
た、チャネル領域とコントロールゲート電極との間にゲ
ート絶縁膜が介在し、フローティングゲート電極とコン
トロールゲート電極との間に絶縁膜が介在している場合
よりも絶縁性に優れているため、チャネル領域とコント
ロールゲート電極との間隔及びフローティングゲート電
極とコントロールゲート電極との間隔をより小さくする
ことが可能になり、素子の微細化に寄与することができ
る。

【０２３１】また、請求項２８に係る電界効果トランジ
スタによれば、チャネル領域上方に所定の間隔の空隙を
介してフローティングゲート電極が形成されていること
により、従来のＳＥＥＱ型構造のスプリットゲート型フ
ラッシュＥＥＰＲＯＭにおけるゲート絶縁膜が存在せ
ず、所定の間隔の空隙を通り抜けてフローティングゲー
ト電極への電荷の蓄積又はフローティングゲート電極か
らの電荷の放電が行われるため、ゲート酸化膜の劣化に
よりデータの書き込み／消去の回数が制限されることは
なくなり、その書き込み／消去の回数を大幅に、場合に
よっては半永久的に増加させることができる。また、ゲ
ート酸化膜の劣化によるデータの書き込み／消去の閾値
電圧Ｖthシフトの経時変化がなくなり、書き込み／消去
の動作電圧も常に低く抑えることができ、消費電圧を低
減させることができる。

【０２３２】また、請求項２９に係る電界効果トランジ
スタによれば、チャネル領域上方に所定の間隔の空隙を
介してフローティングゲート電極が形成されていると共
に、フローティングゲート電極とコントロールゲート電
極との間にも所定の間隔の空隙が設けられていることに
より、従来のＳＴＴ型構造のスプリットゲート型フラッ
シュＥＥＰＲＯＭにおけるゲート絶縁膜及びトンネル絶
縁膜が存在せず、所定の間隔の空隙を通り抜けてフロー
ティングゲート電極への電荷の蓄積又はフローティング
ゲート電極からの電荷の放電が行われるため、ゲート酸
化膜及びトンネル絶縁膜の劣化によりデータの書き込み
／消去の回数が制限されることはなくなり、その書き込
み／消去の回数を大幅に、場合によっては半永久的に増
加させることができる。また、ゲート酸化膜及びトンネ
ル絶縁膜の劣化によるデータの書き込み／消去の閾値電
圧Ｖthシフトの経時変化がなくなり、書き込み／消去の
動作電圧も常に低く抑えることができ、消費電圧を低減
させることができる。

【０２３３】また、請求項３０に係る電界効果トランジ
スタによれば、チャネル領域とコントロールゲート電極
との間間にも所定の間隔の空隙が設けられている構成と
することにより、上記請求項２８又は２９に係る電界効
果トランジスタの場合と同様の作用を奏する。また、チ
ャネル領域とコントロールゲート電極との間にゲート絶
縁膜が介在している場合よりも絶縁性に優れているた
め、チャネル領域とコントロールゲート電極との間隔を
より小さくすることが可能になり、素子の微細化に寄与
することができる。

【０２３４】また、請求項３１に係る電界効果トランジ
スタは、チャネル領域とフローティングゲート電極との
間の空隙、消去電極とフローティングゲート電極との間
の空隙、消去電極とコントロールゲート電極との間の空
隙、チャネル領域とコントロールゲート電極との間の空
隙、又はフローティングゲート電極とコントロールゲー
ト電極との間の空隙が、常圧の気体又は減圧された気体
により充填されている構成とすることにより、たとえチ
ャネル領域表面等が露出していても、それに起因するデ
バイス特性の劣化をできるだけ抑制することができる。

【０２３５】また、請求項３２に係る電界効果トランジ
スタによれば、チャネル領域とフローティングゲート電
極との間の空隙、消去電極とフローティングゲート電極
との間の空隙、消去電極とコントロールゲート電極との
間の空隙、チャネル領域とコントロールゲート電極との
間の空隙、又はフローティングゲート電極とコントロー
ルゲート電極との間の空隙が、不活性なガスにより充填
されている構成とすることにより、上記請求項３１の場
合とほぼ同様の作用を奏することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る電界効果トラ
ンジスタを示す平面図である。

【図２】図１の電界効果トランジスタの断面を示す断面
図である。

【図３】図１及び図２に示す電界効果トランジスタの製
造方法を説明するための工程断面図（その１）である。

【図４】図１及び図２に示す電界効果トランジスタの製
造方法を説明するための工程断面図（その２）である。

【図５】図１及び図２に示す電界効果トランジスタの製
造方法を説明するための工程断面図（その３）である。

【図６】図１及び図２に示す電界効果トランジスタの製
造方法を説明するための工程断面図（その４）である。

【図７】図１及び図２に示す電界効果トランジスタの製
造方法を説明するための工程断面図（その５）である。

【図８】本発明の第２の実施の形態に係る電界効果トラ
ンジスタを示す平面図である。

【図９】図８の電界効果トランジスタの断面を示す断面
図である。

【図１０】本発明の第３の実施の形態に係る電界効果ト
ランジスタを示す平面図及び断面図である。

【図１１】図１０に示す電界効果トランジスタのゲート
部におけるエネルギー帯構造を示すエネルギー帯図であ
る。

【図１２】本発明の第４の実施の形態に係る電界効果ト
ランジスタを示す平面図及び断面図である。

【図１３】図１２に示す電界効果トランジスタのゲート
部におけるエネルギー帯構造を示すエネルギー帯図であ
る。

【図１４】本発明の第５の実施の形態に係る電界効果ト
ランジスタを示すチャネル長方向及びその垂直方向の断
面図である。

【図１５】本発明の第６の実施の形態に係る電界効果ト
ランジスタを示すチャネル長方向及びその垂直方向の断
面図である。

【図１６】本発明の第７の実施の形態に係る電界効果ト
ランジスタを示すチャネル長方向及びその垂直方向の断
面図である。

【図１７】本発明の第８の実施の形態に係る電界効果ト
ランジスタを示すチャネル長方向及びその垂直方向の断
面図である。

【図１８】本発明の第９の実施の形態に係る電界効果ト
ランジスタを示す平面図である。

【図１９】図１８の電界効果トランジスタを示すチャネ
ル長方向及びその垂直方向の断面図である。

【図２０】本発明の第１０の実施の形態に係る電界効果
トランジスタを示すチャネル長方向及びその垂直方向の
断面図である。

【図２１】本発明の第１１の実施の形態に係る電界効果
トランジスタを示すチャネル長方向及びその垂直方向の
断面図である。

【図２２】本発明の第１２の実施の形態に係る電界効果
トランジスタを示すチャネル長方向及びその垂直方向の
断面図である。

【図２３】本発明の第１３の実施の形態に係る電界効果
トランジスタを示すチャネル長方向及びその垂直方向の
断面図である。

【図２４】本発明の第１４の実施の形態に係る電界効果
トランジスタを示すチャネル長方向及びその垂直方向の
断面図である。

【図２５】従来のＭＯＳトランジスタのゲート部におけ
るエネルギー帯構造を示すエネルギー帯図である。

【図２６】従来のＭＯＳトランジスタのゲート部におけ
るエネルギー帯構造を示すエネルギー帯図である。

【図２７】従来のフローティングゲート構造の不揮発性
メモリを示す断面図である。

【図２８】従来の３層ポリシリコンゲート構造のスプリ
ットゲート型フラッシュＥＥＰＲＯＭを示すチャネル長
方向及びその垂直方向の断面図である。

【図２９】従来のＳＥＥＱ型構造のスプリットゲート型
フラッシュＥＥＰＲＯＭフローティングゲート構造の不
揮発性メモリを示すチャネル長方向の断面図である。

【符号の説明】

１０……ｐ型シリコン基板、１２……フィールド酸化
膜、１４……ｎ⁺型ソース領域、１６……ｎ⁺型ドレイ
ン領域、１８……チャネル領域、２０……ゲート電極、
２０ａ……ポリシリコン層、２２……空隙、２４……絶
縁薄膜、２６……ゲート電極、２８……空隙、３０……
絶縁薄膜、３０ａ、３０ｂ……スペーサ、３２……トン
ネル酸化膜、３４……ゲート電極、３６……空隙、３８
……トラップ、４０……電子、４２……ゲート電極、４
４……トンネル酸化膜、４６……空隙、４８……トラッ
プ、５０……ｐ型シリコン基板、５２……フィールド酸
化膜、５４……ｎ⁺型ソース領域、５６……ｎ⁺型ドレ
イン領域、５８……チャネル領域、６０……フローティ
ングゲート電極、６２……空隙、６４……シリコン酸化
膜、６６……コントロールゲート電極、６８……空隙、
７０……シリコン窒化膜、７２……空隙、７４……シリ
コン窒化膜、７６……シリコン酸化膜、７８……空隙、
８０……ｐ型シリコン基板、８２……フィールド酸化
膜、８４……ｎ⁺型ソース領域、８６……ｎ⁺型ドレイ
ン領域、８８……チャネル領域、９０……消去電極、９
２……フローティングゲート電極、９４ａ、９４ｂ……
空隙、９６……絶縁薄膜、９８……シリコン酸化膜、１
００……コントロールゲート電極、１０２ａ、１０２ｂ
……空隙、１０４……絶縁薄膜、１０６ａ、１０６ｂ…
…フローティングゲート電極、１０８、１１０ａ、１１
０ｂ……空隙、１１２ａ、１１２ｂ……コントロールゲ
ート電極、１１４……消去電極、１１６、１１８……空
隙、１２０……フローティングゲート電極、１２２……
空隙、１２４……絶縁薄膜、１２６……シリコン酸化
膜、１２８……コントロールゲート電極、１３０ａ、１
３０ｂ……空隙、１３２……絶縁薄膜、１３４……ｎ⁺
型ソース領域、１３６……ｎ⁺型ドレイン領域、１３８
……チャネル領域、１４０……フローティングゲート電
極、１４２……空隙、１４４……絶縁薄膜、１４６ａ、
１４６ｂ……空隙、１４８……コントロールゲート電
極、１５０……絶縁薄膜、２００……ｐ型シリコン基
板、２０２……ゲート酸化膜、２０４……ゲート電極、
２０６……トラップ、２０８……電子、２１０……ｐ型
シリコン基板、２１２……フィールド酸化膜、２１４…
…ｎ⁺型ソース領域、２１６……ｎ⁺型ドレイン領域、
２１８……チャネル領域、２２０……ゲート酸化膜、２
２２……フローティングゲート電極、２２４……シリコ
ン酸化膜、２２６……コントロールゲート電極、２３０
……ｐ型シリコン基板、２３２……フィールド酸化膜、
２３４……ｎ⁺型ソース領域、２３６……ｎ⁺型ドレイ
ン領域、２３８……チャネル領域、２４０……消去電
極、２４２……ゲート酸化膜、２４４……フローティン
グゲート電極、２４６……トンネル酸化膜、２４８……
ゲート酸化膜、２５０……シリコン酸化膜、２５２……
コントロールゲート電極、２５４……ゲート酸化膜、２
５６……フローティングゲート電極、２５８…………ゲ
ート酸化膜、２６０……シリコン酸化膜、２６２……コ
ントロールゲート電極。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板表面に設けられたチャネル領域と、前記チャネル領域上方に形成されたゲート電極と、を有
し、前記チャネル領域と前記ゲート電極との間に、所定の間
隔の空隙が設けられていることを特徴とする電界効果ト
ランジスタ。
【請求項２】請求項１記載の電界効果トランジスタに
おいて、前記チャネル領域上に、トンネル絶縁膜が形成されてお
り、前記チャネル領域上の前記トンネル絶縁膜と前記ゲート
電極との間に、所定の間隔の空隙が設けられていること
を特徴とする電界効果トランジスタ。
【請求項３】請求項１又は２に記載の電界効果トラン
ジスタにおいて、前記ゲート電極底面に、トンネル絶縁膜が形成されてお
り、前記チャネル領域又は前記チャネル領域上の前記トンネ
ル絶縁膜と前記ゲート電極底面の前記トンネル絶縁膜と
の間に、所定の間隔の空隙が設けられていることを特徴
とする電界効果トランジスタ。
【請求項４】請求項１乃至３のいずれかに記載の電界
効果トランジスタにおいて、前記半導体基板と前記ゲート電極との間に、前記ゲート
電極を支えるスペーサが設けられていることを特徴とす
る電界効果トランジスタ。
【請求項５】請求項１乃至４のいずれかに記載の電界
効果トランジスタにおいて、前記チャネル領域周囲の前記半導体基板上に、フィール
ド絶縁膜が形成されており、前記チャネル領域を挟む前記フィールド絶縁膜間に、前
記ゲート電極が橋架されていることを特徴とする電界効
果トランジスタ。
【請求項６】請求項１乃至５のいずれかに記載の電界
効果トランジスタにおいて、前記チャネル領域又は前記チャネル領域上の前記トンネ
ル絶縁膜と前記ゲート電極又は前記ゲート電極底面の前
記トンネル絶縁膜との間の空隙が、常圧の気体又は減圧
された気体により充填されていることを特徴とする電界
効果トランジスタ。
【請求項７】請求項１乃至５のいずれかに記載の電界
効果トランジスタにおいて、前記チャネル領域又は前記チャネル領域上の前記トンネ
ル絶縁膜と、前記ゲート電極又は前記ゲート電極底面の
前記トンネル絶縁膜との間の空隙が、不活性なガスによ
り充填されていることを特徴とする電界効果トランジス
タ。
【請求項８】半導体基板と、前記半導体基板表面に設けられたチャネル領域と、前記チャネル領域上方に形成されたフローティングゲー
ト電極と、前記フローティングゲート電極上方に形成されたコント
ロールゲート電極と、を有し、前記チャネル領域と前記フローティングゲート電極との
間に、所定の間隔の空隙が設けられていることを特徴と
する電界効果トランジスタ。
【請求項９】請求項８記載の電界効果トランジスタに
おいて、前記フローティングゲート電極と前記コントロールゲー
ト電極との間に、所定の間隔の空隙が設けられているこ
とを特徴とする電界効果トランジスタ。
【請求項１０】請求項８又は９に記載の電界効果トラ
ンジスタにおいて、前記チャネル領域上に、トンネル絶縁膜が形成されてお
り、前記チャネル領域上の前記トンネル絶縁膜と前記フロー
ティングゲート電極との間に、所定の間隔の空隙が設け
られていることを特徴とする電界効果トランジスタ。
【請求項１１】請求項８乃至１０のいずれかに記載の
電界効果トランジスタにおいて、前記フローティングゲート電極底面に、トンネル絶縁膜
が形成されており、前記チャネル領域又は前記チャネル領域上の前記トンネ
ル絶縁膜と前記フローティングゲート電極底面の前記ト
ンネル絶縁膜との間に、所定の間隔の空隙が設けられて
いることを特徴とする電界効果トランジスタ。
【請求項１２】請求項８乃至１１のいずれかに記載の
電界効果トランジスタにおいて、前記半導体基板と前記フローティングゲート電極との間
に、前記フローティングゲート電極を支えるスペーサが
設けられていることを特徴とする電界効果トランジス
タ。
【請求項１３】請求項９乃至１２のいずれかに記載の
電界効果トランジスタにおいて、前記半導体基板又は前記フローティングゲート電極と前
記コントロールゲート電極との間に、前記コントロール
ゲート電極を支えるスペーサが設けられていることを特
徴とする電界効果トランジスタ。
【請求項１４】請求項８乃至１３のいずれかに記載の
電界効果トランジスタにおいて、前記チャネル領域周囲の前記半導体基板上に、フィール
ド絶縁膜が形成されており、前記チャネル領域を挟む前記フィールド絶縁膜間に、前
記フローティングゲート電極が橋架されていることを特
徴とする電界効果トランジスタ。
【請求項１５】請求項８乃至１４のいずれかに記載の
電界効果トランジスタにおいて、前記チャネル領域若しくは前記チャネル領域上の前記ト
ンネル絶縁膜と前記フローティングゲート電極若しくは
前記フローティングゲート電極底面の前記トンネル絶縁
膜との間の空隙、又は前記フローティングゲート電極と
前記コントロールゲート電極との間の空隙が、常圧の気
体又は減圧された気体により充填されていることを特徴
とする電界効果トランジスタ。
【請求項１６】請求項８乃至１４のいずれかに記載の
電界効果トランジスタにおいて、前記チャネル領域若しくは前記チャネル領域上の前記ト
ンネル絶縁膜と前記フローティングゲート電極若しくは
前記フローティングゲート電極底面の前記トンネル絶縁
膜との間の空隙、又は前記フローティングゲート電極と
前記コントロールゲート電極との間の空隙が、不活性な
ガスにより充填されていることを特徴とする電界効果ト
ランジスタ。
【請求項１７】半導体基板と、前記半導体基板表面に設けられたチャネル領域と、前記チャネル領域上方に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたコントロールゲート電極
と、を有し、前記チャネル領域と前記電荷蓄積層との間に、所定の間
隔の空隙が設けられていることを特徴とする電界効果ト
ランジスタ。
【請求項１８】請求項１７記載の電界効果トランジス
タにおいて、前記チャネル領域上に、トンネル絶縁膜が形成されてお
り、前記チャネル領域上の前記トンネル絶縁膜と前記電荷蓄
積層との間に、所定の間隔の空隙が設けられていること
を特徴とする電界効果トランジスタ。
【請求項１９】請求項１７又は１８に記載の電界効果
トランジスタにおいて、前記半導体基板と前記電荷蓄積層との間に、前記電荷蓄
積層を支えるスペーサが設けられていることを特徴とす
る電界効果トランジスタ。
【請求項２０】請求項１７乃至１９のいずれかに記載
の電界効果トランジスタにおいて、前記チャネル領域周囲の前記半導体基板上に、フィール
ド絶縁膜が形成されており、前記チャネル領域を挟む前記フィールド絶縁膜間に、前
記電荷蓄積層が橋架されていることを特徴とする電界効
果トランジスタ。
【請求項２１】請求項１７乃至２０のいずれかに記載
の電界効果トランジスタにおいて、前記電荷蓄積層が、シリコン窒化膜からなることを特徴
とする電界効果トランジスタ。
【請求項２２】請求項１７乃至２０のいずれかに記載
の電界効果トランジスタにおいて、前記電荷蓄積層が、順に積層されたシリコン酸化膜及び
シリコン窒化膜からなることを特徴とする電界効果トラ
ンジスタ。
【請求項２３】請求項１７乃至２２のいずれかに記載
の電界効果トランジスタにおいて、前記チャネル領域又は前記チャネル領域上の前記トンネ
ル絶縁膜と前記電荷蓄積層との間の空隙が、常圧の気体
又は減圧された気体により充填されていることを特徴と
する電界効果トランジスタ。
【請求項２４】請求項１７乃至２２のいずれかに記載
の電界効果トランジスタにおいて、前記チャネル領域又は前記チャネル領域上の前記トンネ
ル絶縁膜と前記電荷蓄積層との間の空隙が、不活性なガ
スにより充填されていることを特徴とする電界効果トラ
ンジスタ。
【請求項２５】半導体基板と、前記半導体基板表面に設けられたチャネル領域と、前記チャネル領域周囲のフィールド絶縁膜上に形成され
た消去電極と、前記チャネル領域上方に形成され、前記消去電極上方に
まで延びているフローティングゲート電極と、前記チャネル領域上方に形成され、前記フローティング
ゲート電極上方にまで延びているコントロールゲート電
極と、を有し、前記チャネル領域と前記フローティングゲート電極との
間、及び前記消去電極と前記フローティングゲート電極
との間に、それぞれ所定の間隔の空隙が設けられている
ことを特徴とする電界効果トランジスタ。
【請求項２６】半導体基板と、前記半導体基板表面に設けられたチャネル領域と、前記チャネル領域周囲のフィールド絶縁膜上に形成され
た消去電極と、前記チャネル領域上方に形成されたフローティングゲー
ト電極と、前記チャネル領域上方に形成され、前記フローティング
ゲート電極上方にまで延びているコントロールゲート電
極と、を有し、前記チャネル領域と前記フローティングゲート電極との
間、前記消去電極と前記フローティングゲート電極との
間、及び前記消去電極と前記コントロールゲート電極と
の間に、それぞれ所定の間隔の空隙が設けられているこ
とを特徴とする電界効果トランジスタ。
【請求項２７】請求項２５又は２６に記載の電界効果
トランジスタにおいて、前記チャネル領域と前記コントロールゲート電極との
間、及び前記フローティングゲート電極と前記コントロ
ールゲート電極との間に、それぞれ所定の間隔の空隙が
設けられていることを特徴とする電界効果トランジス
タ。
【請求項２８】半導体基板と、前記半導体基板表面に設けられたチャネル領域と、前記チャネル領域上方に形成されたフローティングゲー
ト電極と、前記チャネル領域上方に形成され、前記フローティング
ゲート電極上方にまで延びているコントロールゲート電
極と、を有し、前記チャネル領域と前記フローティングゲート電極との
間に、所定の間隔の空隙が設けられていることを特徴と
する電界効果トランジスタ。
【請求項２９】請求項２８記載の電界効果トランジス
タにおいて、前記フローティングゲート電極と前記コントロールゲー
ト電極との間に、所定の間隔の空隙が設けられているこ
とを特徴とする電界効果トランジスタ。
【請求項３０】請求項２８又は２９に記載の電界効果
トランジスタにおいて、前記チャネル領域と前記コントロールゲート電極との間
に、所定の間隔の空隙が設けられていることを特徴とす
る電界効果トランジスタ。
【請求項３１】請求項２５乃至３０のいずれかに記載
の電界効果トランジスタにおいて、前記チャネル領域と前記フローティングゲート電極との
間の空隙、前記消去電極と前記フローティングゲート電
極との間の空隙、前記消去電極と前記コントロールゲー
ト電極との間の空隙、前記チャネル領域と前記コントロ
ールゲート電極との間の空隙、又は前記フローティング
ゲート電極と前記コントロールゲート電極との間の空隙
が、常圧の気体又は減圧された気体により充填されてい
ることを特徴とする電界効果トランジスタ。
【請求項３２】請求項２５乃至３０のいずれかに記載
の電界効果トランジスタにおいて、前記チャネル領域と前記フローティングゲート電極との
間の空隙、前記消去電極と前記フローティングゲート電
極との間の空隙、前記消去電極と前記コントロールゲー
ト電極との間の空隙、前記チャネル領域と前記コントロ
ールゲート電極との間の空隙、又は前記フローティング
ゲート電極と前記コントロールゲート電極との間の空隙
が、不活性なガスにより充填されていることを特徴とす
る電界効果トランジスタ。