JP4922926B2 - 半導体基板上にデュアルビットメモリコアアレイの少なくとも一部分を形成する方法 - Google Patents
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Description
例えば、現在のところ、ランダムアクセスメモリ(RAM)、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)、リードオンリーメモリ(ROM)、プログラマブルリードオンリーメモリ(PROM)、電気的プログラマブルリードオンリーメモリ(EPROM)、電気的消去可能プログラマブルリードオンリーメモリ(EEPROM)、及び、フラッシュメモリは全て、データを記録することができる。
フラッシュメモリは再書込み可能で、その内容を電力なしに保持することができる。従って、不揮発性である。
このフラッシュメモリは多くの携帯型電気製品に使用されている。例えば、そのような製品としては、携帯電話、携帯用コンピュータ、ボイスレコーダ等が挙げられる。また、このフラッシュメモリは、車、飛行機、産業用制御システム等の多くの大型電気システムにも使用されている。概して、フラッシュメモリは、シングルビットデータが中に記録され、それぞれのメモリセルから読み出しされる、多くのメモリセルから構成される。
個々のメモリセルは一般的に、1ビットのデータを記録するように構成された半導体構造から構成される。
例えば、従来の多くのメモリセルは、1バイナリ情報を保持できるトランジスタなどの、スタックゲート金属酸化物半導体(MOS:Metal Oxide Semiconductor)デバイスを含む。このメモリ装置は、適切なデコーディングおよびグループ選択回路に加えて、操作されるセルに電圧を供給する回路を含む。
消去あるいは書込み動作では、メモリセルの電荷を取り除くように、あるいはメモリセルに電荷が蓄積されるように、電圧が印加される。
読み出し動作では、セルに電流が流れるように適切な電圧が印加される。その電流の量はそのセルに記録されたデータの値を示している。
メモリ装置は、記録されているデータを判定するために結果として生じるセル電流を検出するための適切な回路を含む。次にデータは、メモリ装置が組み込まれているシステムの他の装置によるアクセスのために、装置のデータバス端子に供給される。
このスタックゲートは、更に、Pウェルの表面に形成された薄膜ゲート絶縁体層(しばしばトンネル酸化物と呼ばれる)を含み得る。このスタックゲートはさらに、このトンネル酸化物上のポリシリコンフローティングゲートおよびこのフローティングゲート上のポリ層間(interpoly)絶縁膜を含む。このポリ層間絶縁膜は多くの場合、2つの酸化物層が窒化物層を間に挟む酸化物−窒化物−酸化物(ONO)層のような多層絶縁体である。最後に、ポリシリコンのコントロールゲートがポリ層間絶縁体層の上に重なる。
動作時には、個々のフラッシュセルは、周辺デコーダおよび制御回路を使用して、プログラミング(書き込み)、読み出し、消去機能のために、対応するビット線およびワード線を介してアドレス指定される。
このプロセスにおいて、コアセルのチャネル領域内の電子がゲート酸化膜をトンネルしてフローティングゲートに入るが、フローティングゲートはポリ層間絶縁膜およびトンネル絶縁物によって囲まれているために、電子はフローティングゲートに捕獲される。
この捕獲電子のために、セルのしきい値電圧は上昇する。この捕獲電子によって生じたセルのしきい値電圧(そして、それによるチャネルコンダクタンス)の変化によって、セルがプログラムされる。
フローティングゲートに捕獲されている電子は、ソース領域にかかるフローティングゲート部分に向かって流れ、集まり、トンネル酸化物を通ってファウラー・ノルドハイムトンネリング現象によってフローティングゲートからソース領域に引き抜かれる。電子がフローティングゲートから除去されるとセルは消去される。
次に、ドレインからソースに電流を流すために、メモリセルトランジスタのゲート(例えば、ワード線)に電圧を印加する。読み出し動作において印加されるゲート電圧は一般的にプログラムされたときのしきい値電圧(Vt)とプログラムされていないときのしきい値電圧との間のレベルである。結果として生じる電流が測定され、セルに記録されているデータ値に関する判定が行われる。
各デュアルビットメモリセルは、従来のセルのように、ゲートとソースおよびドレインを有する。しかし、ソースが電気的ソースに常時接続されており、ドレインが電気的ドレインに常時接続されている従来のスタック型ゲートセルとは異なり、2ビットの記録が可能となるように、動作時に、各デュアルビットメモリセルのソースとドレインへの接続が逆転しうる。
それらの層は、第1絶縁層、電荷捕獲層、及び、第2絶縁層である。ワード線は、電荷捕獲誘電層上に、ビット線に対して実質的に直交するように形成される。プログラム回路は、コントロールゲートとして機能するワード線に信号を印加して、1セル毎に2ビットを制御し、ある構成において接続されたソースおよびドレインによって一方のビットが記録され、別の構成において接続されたソースおよびドレインによって相補ビットが記録されるようにビット線の接続を変化させる。
この目的を達成するために、これらのデバイスに利用されている半導体および集積回路(例えば、メモリセル、トランジスタなど)の寸法が常に縮小されている。
単一の半導体基板、あるいはその一部分(ダイとして周知である)により多くのこれらの要素を「詰め込む」、あるいは「パックする」能力は、製造効率および歩留まりをも向上させる。従って、とりわけ、個々の半導体ウェーハ(あるいは、ダイ)に製造することのできるメモリセル数を増やすための努力が日々行われている。
特に、しきい電圧(Vt)あるいは、1ビットのデータ(例えば、電荷)を記録および/あるいは消去するために、トランジスタあるいはメモリセルを「起動させる(turn on)」、あるいはアクティブ状態にさせる電圧は、対応するチャネル長が短くなると(例えば、ソースおよびドレイン領域が互いに近接する)変わり得る(例えば、低下し得る)。
更に、Vtロールオフの程度(セべりティ(severity))は、メモリセルが異なれば変わり得る。このように、同じ電圧あるいは同様の電圧がセルに印加される場合でも、選択されたメモリセルグループの全てがプログラムされる/消去されるわけではない。結果として、データが破壊され、および/あるいは、データが不正確に記録あるいはプログラムされるおそれがある。
このようにして、クロストークが発生するおそれがあり、ビット同士が混交し、あるビットに実行された動作が、別のビット(相補ビット妨害(CBD)と呼ばれることがある)に影響を及ぼすおそれがある。
従って、VtロールオフおよびCBDなどから生じるおそれのある悪影響を軽減しつつ、実装密度を向上することができるように、加工寸法を縮小することが望ましい。
さらに、埋め込みビット線上には、ビット線とワード線との間の降伏電圧を改善する(例えば、増加する)ように、酸化物材料が形成される。これにより、プログラミング電荷と消去電荷との間の識別度をさらに高めることができ、また、より確実にデータを記録することができる。
また、このプロセスにより、埋め込みビット線幅の縮小が促進され、これにより、ビット線同士を近接して形成することができる。その結果、同一領域に、あるいはより小さな領域に、より多くのデバイスを「詰め込まれた」状態、あるいは「パックされた」状態にすることが可能になる。
その方法には、基板上に電荷捕獲誘電層を形成するステップと、その電荷捕獲誘電層上に第1のポリ層を形成するステップとが含まれる。第1のポリ層上にはハードマスクが形成され、そのハードマスクは、対応の第1間隔を間に有するハードマスクフィーチャを形成するようにパターニングされる。この第1間隔は対応する第1幅を有する。次に、このハードマスクフィーチャ上にはスペーサ材料からなる層が形成される。このスペーサ材料層は、ハードマスクフィーチャに近接してサイドウォールスペーサを形成するようにパターニングされる。
これにより、サイドウォールスペーサの各ペアがビット線開口部を画定する。次に、第2間隔を形成するように第1ポリ層がパターニングされる。この第2間隔の幅は、対応するビット線開口部の幅に実質的に等しい。次に、第3間隔を形成するように電荷捕獲誘電層がパターニングされる。この第3間隔の幅は、対応するビット線開口部の幅に実質的に等しい。
基板内に埋め込みビット線を形成するように、ビット線開口部、および第2、第3間隔を通じてビット線注入が行われる。この埋め込みビット線のそれぞれの幅は、対応するビット線開口部の各幅に実質的に対応する。次に、高温酸化物堆積が実行され、1つ以上の酸化物ベース材料で第3間隔を充填する。同様に、高密度プラズマ酸化物堆積が続いて実行され、1つ以上の酸化物ベース材料で第2間隔を充填する。
次に、過剰酸化物ベース材料を除去するように、化学機械研磨が実行される。最後に、電荷捕獲誘電層上に第2ポリ層が形成され、埋め込みビット線上にワード線を形成するようにパターニングされる。
更に、第1酸化物領域はゲート構造に近接する埋め込みビット線上に形成される。同様に第2酸化物領域は、ゲート構造に隣接する第1酸化物領域上に形成される。
これらの実施形態は、本発明の1つ以上の形態を実施しうる様々な手段のほんの一部を例示したものにすぎない。本発明のその他の形態、利点、および新たな特徴は、添付の図面と併せて考慮したときに、本発明の以下の詳細な説明から明らかになるであろう。
本発明の一以上の態様をよく理解できるように、以下の説明では、説明を目的として具体的な構造を数多く記載する。しかし、これらの特定の詳細が少なくても、本発明の一以上の態様を実施できることは当業者には自明であろう。また、本発明の一以上の態様を説明しやすくするために、公知の構造および/または装置をブロック図形式で示す。
さらに、埋め込みビット線上には、ビット線とワード線との間の降伏電圧を改善する(例えば、増加する)ように、酸化物材料が形成される。これにより、プログラミング電荷と消去電荷との間の識別度をさらに高めることができ、また、より確実にデータを記録することができる。
また、このプロセスは、埋め込みビット線幅の縮小を促進し、その結果、ビット線同士を近接して形成することを可能にする。その結果、同一領域に、あるいはより小さな領域に、より多くのデバイスを「詰め込む」ことが可能になる。
他方で、低密度の周辺部分は、通常、入力/出力(I/O)回路106、および、個々のメモリセルを選択的にアドレス指定するためのプログラム回路を含む。プログラム回路は、その一部が1つ以上のxデコーダ108と1つ以上のyデコーダ110によって表され、これらを有している。デコーダは、I/O回路106と協働して、選択しアドレス指定されたメモリセルのソース、ゲートおよび/またはドレインを、所定の電圧またはインピーダンスに選択的に接続して、各メモリセルに指定の動作を起こさせる(例えば、プログラム、読み出しおよび消去であり、これらの動作を起こさせるために必要な電圧を得る)。
それぞれのメモリセル201〜204は、制御ゲートとして機能するワード線206と接続され、メモリセルのペアが共通のビット線を共有している。例えば、図に示した例では、メモリセル201は、関連付けられたビット線208、209を有し、メモリセル202は、関連付けられたビット線209、210を有し、メモリセル203は、関連付けられたビット線210、211を有し、メモリセル204は、関連付けられたビット線211、212を有する。このように、セル201と202とがビット線209を共有し、セル202と203とがビット線210を共有し、セル203と204とがビット線211をそれぞれ共有している。
同様に、位置216のビットの制御は、ドレインをビット線209に、およびソースをビット線208に接続することによって行う。隣接するメモリセルが共通のビット線を共有しているが、メモリセルは通常一度に1つずつプログラムされ、この場合、プログラム中は一度に1つのメモリセルだけが作動されるため、隣接するメモリセルが干渉し合わないことが理解されるであろう。
ワード線302およびビット線304は、少なくとも一部が、図1に示したxデコーダ108およびyデコーダ110によって示され得るものなど、プログラム回路とのコンタクトと相互接続(図示せず)とを有することが理解されよう。
基板は、例えば、シリコンから形成され、基板自体にp型不純物(ホウ素など)がドープされてもよい。しきい値調整注入部402は、メモリ400内の各種セルのしきい電圧を制御しやすくする。
酸化物−窒化物−酸化物の構成は、便宜のため、通常ONO層と呼ばれる。別の実施形態では、ほかの種類の電荷捕獲層を使用することができ、そのような電荷捕獲層は本発明の範囲内に含まれると考えられる。
ビット線は、通常は、ヒ素等の注入されたn型材料から形成され、一部の例では酸化物部分(図示せず)を有していてもよい。第1導電ビット線412と第2導電ビット線414とは離間されており、両者の間にチャネル領域416が画定されている。
例えば、ワード線は、ポリシリコン材料から形成されてもよく、その場合、ポリシリコン材料は誘電層404上に堆積されて、パターニングされて、エッチングされうる。
このように、ビット同士が接近し過ぎると、ビット自体が干渉および/または混交し合い、あるビットに対して実行された動作が、もう一方のビットに影響を及ぼすおそれがある。
従って、一部の場合において、チャネル長を短くすることによってメモリが微細化され得る程度は制限され、また、チャネル長を短くせず(例えば、ある実効長Leff以下)にデバイス寸法を縮小する技術が求められている。
このようにして形成されるメモリデバイスは、例えば、図1に示すM×Nのアレイコアの1つの少なくとも一部を有しうるものなど、メモリコアの一部に対応し得る。
第1絶縁層は、例えば、約70Å以下の膜厚に形成され、第2絶縁層は、例えば、約100Å以下の膜厚に形成され得る。電荷捕獲層は、窒化シリコン(SixNy)等の窒化物誘電体から形成され、約60〜80Åの膜厚に形成されてもよい。
便宜上、この酸化物−窒化物−酸化物構造は一般的にONO層と呼ばれる。別の形態では、本発明の1つ以上の形態に従い、ポリアイランドあるいはその他のタイプの電荷捕獲誘電体が形成されてもよい。
このARC層は、特に、露光中の反射を軽減しやすくし、これにより、パターン転写の忠実度を改善する。このハードマスクは、例えば、約300〜700Åの膜厚が塗布された酸化物ベースの材料から形成され得る。
ハードマスク内に形成された(例えばエッチングされた)パターン化されたフィーチャは、少なくとも一部が基板内に形成されることになる埋め込みビット線に対応する。より具体的には、各フィーチャ間のそれぞれの間隔は、基板内に注入されることになる埋め込みビット線に幾分か対応する。ハードマスク内の間隔は、例えば、それぞれの幅が約100〜140ナノメータになるように形成され得る。
これらのスペーサは、例えば、それぞれの幅が約20〜40ナノメータになるように形成され得る。これらスペーサ間の距離により、例えば、約55〜85ナノメータの幅を有するそれぞれのビット線開口部が画定される。ハードマスクのパターニングにARC層が利用される場合、ARC層もパターニングされて酸化物サイドウォールスペーサの膜厚が厚くされ、対応するビット線開口部を狭くすることが理解されるであろう。
第1誘電層および第2誘電層の除去に使用するエッチング液は、パターニングされたハードマスクフィーチャおよびサイドウォールスペーサの除去にも効果的であることが理解されるであろう。その理由は、これらのフィーチャは、同一の、あるいは類似タイプの化合物、つまり、酸化物を含むからである。
ハードマスクフィーチャの跡がいくらか残る場合、後の適切な時に、このような跡をストリピングあるいは洗い流すことができる。
同様に、例えば、ビット線は、従来の約700Åという深さと比べて、約300〜500Åという比較的浅い深度で形成され得る。更に、ビット線注入は、例えば、結果として濃度が約2E20/cm3となるように、約1E15/cm2の投与量で行われてもよい。
第1ポリとONO層とは注入をブロックする。従って、ビット線は、ビット線開口部の幅に実質的に対応する幅にまで形成される。一例では、ビット線の幅は、約70ナノメータに形成される。
一例では、約100Åの酸化物が成長し、一方では、更に約100Åの酸化物がビット線上に堆積される。
このHDP堆積は、例えば、第1ポリ間隔を充填するために、約1〜10mTorrの圧力下で、約300度〜約700度の温度で行われ得る。次に、526において、ウェーハ全体が化学機械研磨(CMP:Chemical Mechanical Polishing)にさらされ、余剰酸化物を除去し、その上の構造の表面を平坦化する。
従って、530において、埋め込みビット線上にワード線を形成するように、(例えば、実質的に90度をなす方向で)第2ポリ層がパターニングされる。更なるバックエンドプロセスのためにこの方法を継続してもよい。
このように形成されたメモリデバイス600は、例えば、図1に示すM×Nのアレイコアの1つの少なくとも一部を有しうるものなど、メモリコアの一部に対応し得る。
このしきい調整注入604は、メモリデバイス600のしきい電圧を制御しやすくする。しかし、しきい調整注入は任意であって、本発明に従い省略してもよい。
さらに、本文中に示す要素は、簡素化のため、および理解を容易にするために、互いに関連する特定の寸法(例えば、層と層との寸法および/または、方向)で例示されており、かつ、各要素のそのような実際の寸法は、本文中に例示されたものとは実質的に異なり得る。
電荷捕獲層612は、例えば、窒化物シリコン(SixNy)などの窒化物誘電体から形成されてもよく、また、例えば、約60〜80Åの膜厚に形成されてもよい。
便宜上、この酸化物−窒化物−酸化物構造は、一般的にONO層と呼ばれる。他の形態では、本発明の1以上の形態に従い、ポリアイランドあるいはその他のタイプの電荷捕獲誘電体が形成されてもよい。
続いて、この第1ポリ層616上にハードマスク材料の層618が形成される(図9)。ハードマスク618上には、例えば、窒化物シリコンあるいは酸窒化シリコンなどの有機材料を含み得る任意の反射防止コーティング(ARC)層(図示せず)が形成され得、また、このARC層上には、ハードマスク618のパターニングを促進するように、レジスト(同様に、図示せず)が形成され得る。このARC層は特に、露光中の反射を軽減しやすくし、これにより、パターン転写の忠実度を改善する。
ハードマスク618は、例えば、約300〜700Åの膜厚に塗布された酸化物ベースの材料から形成され得る。
その結果生じる、ハードマスク618から形成(エッチング)されたハードマスクフィーチャ620は、少なくとも部分的に、基板602内に形成されることになる埋め込みビット線に対応する。
より具体的には、各フィーチャ620間のそれぞれの間隔622は、基板602内に注入されることになる埋め込みビット線に幾分か対応する。ハードマスク618内の間隔622は、例えば、それぞれの幅624が、約100〜140ナノメータとなるように形成され得る。
このように、スペーサ材料630が次にパターニング(例えば、異方性エッチング)され、ハードマスクのパターニングフィーチャ620に近接してサイドウォールスペーサ632が形成される(図12)。
このスペーサ632間の距離により、例えば、約55〜85ナノメータの幅636を有するそれぞれのビット線開口部の幅634が画定される。サイドウォールスペーサのそれぞれの幅638は、例えば、約20〜40ナノメータであり得る。
ハードマスク618のパターニングにARC層が用いられる場合、このARC層もまたパターニングされ、かつ、サイドウォールスペーサ632の膜厚が厚くされ、これにより、それぞれのビット線開口部634が狭くなることが理解されるであろう。
3次元的に見ると、第1ポリ層616は、第1ポリ材料616の平行”ストリップ”644にパターニングされることが理解されるであろう。電荷捕獲層608は、ビット線開口部634(図12)の幅636にも対応したそれぞれの幅652を有する間隔650を含むよう、同様にパターニングされる(図14)。
第1誘電層610および第2誘電層614の除去に使用するエッチング液は、パターニングされたハードマスクフィーチャ620およびサイドウォールスペーサ632(図13)の除去にも効果的であることが理解されるであろう。その理由は、これらのフィーチャは、同一の、あるいは類似タイプの化合物、つまり、酸化物を含むからである。
ハードマスクフィーチャの幾分かの跡656が残る場合、これらは、後でストリッピングされるか、あるいは洗い流され、洗浄されパターニングされた第1ポリ層616があらわになる(図15)。
第1ポリ層616およびONO層608は注入660をブロックする。また、それに応じて、ビット線662は幅666に形成される。この幅は、、ビット線開口部634の幅636に実質的に対応する幅である。
例えば、幅666は約70ナノメータであり得、また、この幅は少なくとも部分的にサイドウォールスペーサ632(図12)を使用しているので、従来の注入ビット線412(図4)の幅426よりも実質的に狭い。
一例では、約100Åの酸化物が成長し、一方で、追加の約100Åの酸化物がビット線662上に堆積される。
これにより、3次元的に見ると、第1ポリ材料616のパターニングされたストリップ644に平行して酸化物材料674の”ストリップ”が生じることが理解されるであろう。
この第2ポリ層676はワード線材料として機能し、そのようにワード線にパターニングされ得る。従って、次に、埋め込みビット線662上にワード線678を形成するために、この第2ポリ層676がパターニングされる(図21)。ワード線678は、ビット線662に対し角度約90度をなすように形成されることが理解されるであろう。この”クロスした”方向により、個々のセルをアドレス指定することが可能になる。
図21に示す図は、図6〜20に示した図面に対して、約90度回転させたものである。このように、図21に、埋め込みビット線662の側面図、あるいは、その長さに沿った図が示される。さらに、図21は、第2ポリ層をワード線678にパターニングした状態で、21−21線に沿って図20を見たときの図としても考えられ得る。
従って、ワード線678はこれらのストリップ644、674の真上に位置するので、上に存在するワード線678を互いに電気的に絶縁することができるようにこれらのストリップ644がパターニングされない場合は、パターニングされた第1ポリ層616の下に存在するストリップ644によってワード線が互いに短くされてもよい。
このように、第2ポリ層676がパターニングされ、ワード線678が形成されると、ワード線678間のストリップ644の下の部分も(例えば、第2絶縁層614をさらすよう)除去されるまでこのプロセスが続けて行われる。
従って、図21に見ることができる酸化物材料674aのストリップ部分が、第1ポリ層616のストリップ644a部分を除去することによってあらわになる。
このように、ストリップ674aのこのような目に見える部分は、実質的に、ストリップ644aの幅690と実質的に等しい距離によって、ストリップ644aのほかの部分から実質的にセットバックされる(図20)。
これにより、電荷捕獲層612内に(データのビットに対応する)電荷682、684が蓄積され、および/または電荷捕獲層612から(データのビットに対応する)電荷682、684が消去される。本発明の1つ以上の形態をデュアルビットメモリセルに適用されることから、本明細書にはデュアルチャージあるいはデュアルビットが検討されていることが理解されるであろう。
しかし、より浅いビット線662は、Vtロールオフを軽減するように機能し、これにより、セル600からデータがプログラムされることになる時期および/または消去されることになる時期に関してのさらなる予測可能性が与えられる。さらに、ビット線662上の酸化物領域670、674は、ビット線662とワード線678との間の破壊電圧を維持するように、および/または増加するように機能する(例えば、従来の16Vから約25Vへ)。
このように、トランジスタ600は従来のデバイスと比較すると、さらに予測可能なパフォーマンスを示す。
従って、ビット線幅が縮小することで、より多くのビット線662を同じ大きさのスペースに互いに近接して形成する一方で実効チャネル長を保護する(図22)。
このように、より多くのトランジスタ/メモリセルが半導体ウェーハあるいはダイ上に”詰め込”まれ得る。これにより、同じ領域あるいはより小さな領域内に、より多くの(デュアル)ビットデータ、例えば、ビット682および684、688および690、692および694が更に実効的に蓄積されるのを促進する。
ビット線とワード線との間が実質的に垂直方向であるとすると、ワード線の長さに沿った方向での断面が図22に示されることが理解されるであろう。
図23は、パターニングされたワード線678を示している点、および、対応する図22に対して約90度回転させている点で、図21と類似している。しかし、図23に示すデバイスは、図21に示すデバイスよりも記録容量が多い。同様に、図24は、図1に示すM×Nのアレイコア104の1つの少なくとも一部を有しうるものなど、メモリコアの少なくとも一部分2400の上面図を示している点で図3と類似している。
しかしながら、メモリ2400は本発明の1つ以上の形態に従って、図24に集約されている。
ワード線2406は互いに実質的に平行に延び、かつ、複数の注入ビット線2404に対して、実質的に直角に延びる。ワード線2406およびビット線2404は、例えば、少なくとも一部が図1に示すxデコーダ108およびyデコーダ110によって示され得るものなど、プログラミング回路へのコンタクトおよび相互接続(図示せず)を有することが理解されるであろう。
図22は、例えば、図24の22−22線において示されるものに対応し得、図23は、例えば図24の23−23線において示されるものに対応し得ることは理解されるであろう。
特に上記した構成要素(アセンブリ、デバイス、回路など)によって実行される各種機能に関して、特に明記しない限り、このような構成要素の説明に使用された文言(「手段(means)」を含む)は、ここに説明した、本発明の代表的な実装における機能を実行する構造とは構造的に同等でなくとも、記載した構成要素の指定の機能を実行する任意の構成要素(すなわち、機能的に同等である)に相当することが意図される。
更に、本発明の特定の特徴を、いくつかの実装のうちの1つのみに関して開示したが、任意の用途または特定の用途に望ましくかつ有利な場合には、このような特徴が、別の実装の1つ以上の別の特徴と組み合わされてもよい。
また、詳細な説明または特許請求の範囲で「備える(includes)」、「有する(having, has)」、「と共に(with)」との文言やその変形が使用される限り、この用語は「含む(comprising)」との用語と同じように用いられることが意図される。
Claims (10)
- 半導体基板上にデュアルビットメモリコアアレイ(600)の少なくとも一部分を形成する方法(500)であって、
前記基板(602)上に電荷捕獲誘電層(608)を形成するステップ(504)を有し、
前記電荷捕獲誘電層(608)上に第1ポリ層(616)を形成するステップ(506)、
前記第1ポリ層(616)上にハードマスク(618)を形成するステップ(508)を有し、
それぞれ第1間隔(622)を介してハードマスクフィーチャ(620)が形成されるように前記ハードマスク(618)をパターニングするステップ(510)を含み、前記第1間隔はそれぞれの幅(624)を有しており、
前記ハードマスクフィーチャ(620)上にスペーサ材料の層(630)を形成するステップ(512)を有し、
前記ハードマスクフィーチャ(620)に近接してサイドウォールスペーサ(632)を形成するように前記スペーサ材料(630)をパターニングするステップ(514)を有し、サイドウォールスペーサのそれぞれのペアはビット線開口部(634)を画定するものであり、
第2間隔(640)を形成するように前記第1ポリ層(616)をパターニングするステップ(516)を有し、前記第2間隔は前記ビット線開口部(634)のそれぞれの幅(636)に実質的に等しいそれぞれの第2幅(642)を有しており、
第3間隔(650)を形成するように前記電荷捕獲誘電層(608)をパターニングするステップ(518)を有し、前記第3間隔は前記ビット線開口部(634)のそれぞれの幅(636)に実質的に等しいそれぞれの第3幅(652)を有しており、このとき、前記ハードマスクフィーチャ(620)および前記サイドウォールスペーサ(632)が除去され、
前記基板(602)内に、前記ビット線開口部(634)のそれぞれの幅(636)実質的に対応するそれぞれのビット線幅(666)を有するビット線(662)を形成するように、前記ビット線開口部(634)、前記第2間隔(640)、及び前記第3間隔(650)を介してビット線注入(660)を実行するステップ(520)を有し、
前記第3間隔(650)を1つ以上の酸化物ベース材料(670)で充填するために、高温酸化物堆積(672)を実行するステップ(522)を有し、
前記第2間隔(640)を1つ以上の酸化物ベース材料(674)で充填するために、高密度プラズマ酸化物堆積(672)を実行するステップ(524)を有し、
余剰酸化物ベース材料を除去するために、化学機械研磨を実行するステップ(526)を有し、
前記電荷捕獲誘電層上に第2ポリ層(676)を形成するステップ(528)を有し、
前記埋め込みビット線(662)の上に存在するワード線(678)を形成するために、前記第2ポリ層(676)をパターニングするステップ(530)を有する方法。 - 前記第1ポリ層(616)は約900〜1100Åの膜厚に形成される、請求項1に記載の方法。
- 前記ハードマスク(618)は1つ以上の酸化物ベース材料から形成される、請求項1に記載の方法。
- 前記第1幅(624)は約100〜140ナノメータである、請求項1に記載の方法。
- 前記スペーサ材料(630)は約200〜500Åの膜厚に形成される、請求項1に記載の方法。
- 前記サイドウォールスペーサ(632)のそれぞれの幅は約20〜40ナノメータである、請求項1に記載の方法。
- 前記ビット線開口部(634)のそれぞれの幅は約55ナノメータ〜85ナノメータである、請求項1に記載の方法。
- 前記ビット線注入(660)は約10KeVのエネルギーレベルで実施される、請求項1に記載の方法。
- 前記ビット線(662)は約300〜500Åの深さに形成される、請求項1に記載の方法。
- 前記ビット線(662)は約70ナノメータの幅に形成される、請求項1に記載の方法。
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US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
US6271095B1 (en) * | 1999-02-22 | 2001-08-07 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI mosfets |
US6248635B1 (en) * | 1999-10-25 | 2001-06-19 | Advanced Micro Devices, Inc. | Process for fabricating a bit-line in a monos device using a dual layer hard mask |
US6410388B1 (en) * | 2000-02-15 | 2002-06-25 | Advanced Micro Devices, Inc. | Process for optimizing pocket implant profile by RTA implant annealing for a non-volatile semiconductor device |
JP3573691B2 (ja) * | 2000-07-03 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US6573140B1 (en) * | 2000-08-29 | 2003-06-03 | Advanced Micro Devices, Inc. | Process for making a dual bit memory device with isolated polysilicon floating gates |
US6456533B1 (en) * | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Higher program VT and faster programming rates based on improved erase methods |
US6383952B1 (en) * | 2001-02-28 | 2002-05-07 | Advanced Micro Devices, Inc. | RELACS process to double the frequency or pitch of small feature formation |
DE10110150A1 (de) * | 2001-03-02 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray |
JP2002261174A (ja) * | 2001-03-02 | 2002-09-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
US6465303B1 (en) * | 2001-06-20 | 2002-10-15 | Advanced Micro Devices, Inc. | Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory |
US6436768B1 (en) * | 2001-06-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Source drain implant during ONO formation for improved isolation of SONOS devices |
US6762092B2 (en) | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
US6440797B1 (en) * | 2001-09-28 | 2002-08-27 | Advanced Micro Devices, Inc. | Nitride barrier layer for protection of ONO structure from top oxide loss in a fabrication of SONOS flash memory |
US6566194B1 (en) * | 2001-10-01 | 2003-05-20 | Advanced Micro Devices, Inc. | Salicided gate for virtual ground arrays |
US6630384B1 (en) * | 2001-10-05 | 2003-10-07 | Advanced Micro Devices, Inc. | Method of fabricating double densed core gates in sonos flash memory |
US6925007B2 (en) | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
TW510048B (en) * | 2001-11-16 | 2002-11-11 | Macronix Int Co Ltd | Manufacturing method of non-volatile memory |
US6653190B1 (en) * | 2001-12-15 | 2003-11-25 | Advanced Micro Devices, Inc. | Flash memory with controlled wordline width |
US6620717B1 (en) * | 2002-03-14 | 2003-09-16 | Advanced Micro Devices, Inc. | Memory with disposable ARC for wordline formation |
US6617215B1 (en) * | 2002-03-27 | 2003-09-09 | Advanced Micro Devices, Inc. | Memory wordline hard mask |
US6479348B1 (en) * | 2002-03-27 | 2002-11-12 | Advanced Micro Devices, Inc. | Method of making memory wordline hard mask extension |
KR100466197B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 및 그 제조방법 |
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