JP4267851B2 - トレンチソースラインを具えるフラッシュメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はフラッシュメモリに関し、特にトレンチソースラインを具えるフラッシュメモリの構造と製造方法に関する。
【０００２】
【従来の技術】
半導体製造工程に関する技術は、チップ構造の高密度化に向かって絶え間なく発展している。このため、エレメントも設計はスペース節減の観念に基づいて絶え間なく進歩している。それぞれのエレメントのサイズを縮小することは集積度を高めることになる。エレメントのサイズを縮小する技術は、すでにサブミクロン、もしくはさらに縮小した領域に至っている。このような半導体の進化につれて、多重のインナー接続を採用することも集積回路製造技術の趨勢の一となっている。不揮発性記憶媒体は、例えばプログラマブル・リード・オンリー・メモリ（ＰＲＯＭ）、消去型プログラマブル・リード・オンリー・メモリ（ＥＰＲＯＭ）、フラッシュ電気的消去型プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）などの様々なタイプに分けられ、いずれも高い持久性と、高速化を求める市場のニーズに応えるべく技術的な発展を遂げている。
【０００３】
フラッシュメモリは一種の不揮発性記憶エレメントであって、電荷を保存するフローティングゲート電極と、電荷の入出力を制御する制御ユニットとを含んでなる。
【０００４】
モバイルタイプのコンピュータや電子情報産業の関連製品は、半導体集積回路のレイアウト技術を発展させる主要な動力となっている。例えば、フラッシュメモリはコンピュータの基本入出力システム（ＢＩＯＳ）に応用することができ、高密度の不揮発性記憶媒体は、モバイルタイプの端末機における大容量の記憶手段、デジタルカメラ、パーソナルコンピュータのインターフェースカードなど幅広く応用されている。
【０００５】
また、フラッシュメモリのアクセスタイムは、低電圧読み取り動作のキーポイントとなる。即ち、より能動的な計算機システムを達成する為に、不揮発性記憶媒体のレイアウト技術は、低パワー、高速アクセスを主要な課題としてたゆまず発展している。目下の低電圧フラッシュメモリは、３〜５Ｖの操作電圧でフローティングゲートに対して充電、もしくは放電の動作を行うことができる。また、電子式プログラマブル・リード・オンリー・メモリ（ＥＰＲＯＭ）に応用されるメモリセル素子は、いずれもある程度のファウラー・ノルムハイム（Fowler-Nordheim）トンネル効果を具え、コールドエレクトロンがシリコンと、二酸化シリコンとの界面のポテンシャル障壁を通り抜けて酸化伝道バンドに進入する。 電圧をゲートに印加すると、電荷が薄い二酸化シリコン層を通り抜ける。プログラミングと消去の方法は、何種類もあるが、通常プロミングを行う場合は、基材、ドレイン、ソース及びゲートの電位を制御することによって、電子を通り抜けさせて、シリコンから薄い酸化層（トンネル酸化層）に移動させる。消去を行う場合は電子を放出する。
【０００６】
上述の電子を移動させる性能を達成する為には、該トンネル酸化層は好ましい品質を具えていなければならない。さらに、フラッシュメモリのデータ保存は、電荷を長時間フローティングゲート内に保留しなければならない。このため、フローティングゲートを隔離する誘電層は好ましい性能を具えていなければならない。
【０００７】
図１（ａ）、（ｂ）は従来の技術によるＢｉＮＯＲフラッシュメモリの断面図である。図１（ａ）はチャネル方向（channel direction）の断面図であって、図１（ｂ）はソース端の横方向（width direction at source）の断面を表わす。図示によれば、従来の構造はフローティングゲート（ＦＧ）と、ワードライン（ＷＬ）と、ビットライン（Ｂｌ）と、ソースライン（ＳＬ）とを含んでなり、かつハロー（halo）ドーピング領域（３）をビットライン（ＢＬ）の下端縁に沿って形成する。ドーピングエリア（３）はｐ型であって、パンチスルー（punch through）現象を防ぎ、領域的なｐ型ウェルとなる。ドレイン接触面は、一般にドーピング剤の量が約１Ｅ１４〜５Ｅ１５atoms／cm２であって、ハロードーピング領域（３）は約１Ｅ１３〜５Ｅ１４atoms／cm２である。このような構造は、プログラミング時においてソース端とｎ型ウェルにバイアスを印加せず、ビットライン全体にバイアスを印加してｎ型ウェルに充電する。このため、プログラミングへ干渉という重大な問題が発生する。
【０００８】
従来の技術においては、プログラミングへの干渉問題を軽減させるためにドーピング剤の量が少ないソース領域（約５Ｅ１２〜５Ｅ１３atoms／cm２）を利用して、その目的を達している。但し、低ドーピングのソースは抵抗値を高め、フラッシュメモリの読み取り電流の明らかな降下を招く。よって、プログラミングへの干渉が発生することなく、かつ読み取り電流の降下を防ぐフラッシュメモリの提供が業界と市場において切望されている。
【０００９】
【発明が解決しようとする課題】
この発明は、プログラミングを行う場合干渉が発生することがなく、読み取りを行う場合電流が降下することなく、かつ所定の導電率を維持することのできるトレンチソースラインを具えたフラッシュメモリを提供することを課題とする。
【００１０】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑みて鋭意研究を重ね、トレンチソースラインを具えるフラッシュメモリの構造に着目して、この発明を開発した。即ち、この発明におけるトレンチソースラインを具えるフラッシュメモリは、トレンチが内部に形成された基板と、該トレンチの底面の領域に形成したドーピングトレンチソースラインと、該トレンチ内に形成する絶縁材質とを具え、さらに該基板上に形成する第１誘電層と、第１導電層と、第２誘電層と、第２導電層とを順に形成するとともに、該第１導電層をフローティングゲートとし、かつ該第２導電層を制御ゲートとすることによって、本発明の課題を解決する効果が得られる。
【００１１】
以下に詳述する。本発明による、トレンチソースラインを具えるフラッシュメモリの製造方法は、少なくとも次に掲げる製造工程を含んでなる。即ち、基板にパッド酸化層を形成し、窒化物層を該パッド酸化層上に形成し、該パッド酸化層と窒化物層上にパターンを形成し、エッチングによって該基板にトレンチを形成し、該トレンチの底面にイオンを打ち込んで、トレンチソースラインドーピングエリアを形成する。また、充填剤を該トレンチに充填し、化学機械研磨法で該基板を平坦化する。次いで、トンネル酸化物層を該基板上に形成し、第１導電層を該トンネル酸化層上に形成し、誘電層を該第１導電層上に形成し、第２導電層を該第１誘電層上に形成し、ゲート極構造を形成し、イオンを打ち込んでドレインとソースを形成して、さらにイオンを打ち込んでハロー（halo）ドーピングエリアを形成する。
【００１２】
本発明によるフラッシュメモリの製造方法では、前記トレンチを形成した後、さらに酸化の工程によってパッド酸下層を選択的に形成し得る。
【００１３】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記トンネル酸化物層を形成する前に、さらにイオン打ち込みを行って閾電圧を調整し得る。
【００１４】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記イオンがホウ素イオンであり得る。
【００１５】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記誘電層がＯＮＯ構造であり得る。
【００１６】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記誘電層がＮＯ構造であり得る。
【００１７】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記第１導電層と前記第２導電層とが、合金か、もしくは金属から選択され得る。
【００１８】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記ハロードーピング領域のドーピングイオン源にＢＦ２が含まれ得る。
【００１９】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記トレンチソースラインを形成するための打ち込むイオンがヒ素イオンを含み、打ち込む量は１Ｅ１４〜５Ｅ１５atoms／ｃｍ２で、打ち込むエネルギー量が２０〜８０ＫｅＶである。
【００２０】
本発明によるトレンチソースラインを具えるフラッシュメモリは、トレンチが内部に形成された基板と、該トレンチの底面の領域に形成したドーピングトレンチソースラインと、該トレンチ内に形成する絶縁材質と、該基板上に形成する第１誘電層と、第１誘電層上に形成してフローティングゲートとする第１導電層と、該第１導電層上に形成する第２誘電層と、該第２誘電層上に形成して制御ゲートとする第２導電層とを含んでなる。
【００２１】
本発明によるトレンチソースラインを具えるフラッシュメモリでは、前記第２誘電層がＯＮＯ構造か、もしくはＯＮ構造であり得る。
【００２２】
本発明によるトレンチソースラインを具えるフラッシュメモリでは、前記第１導電層と前記第２導電層とが、合金か、もしくは金属から選択され得る。
【００２３】
本発明によるトレンチソースラインを具えるフラッシュメモリでは、前記第１誘電層が酸化物によってなり得る。
【００２４】
本発明によるフラッシュメモリでは、トレンチソースラインは、前記トレンチソースラインを形成するための打ち込むイオンがヒ素イオンを含み、打ち込む量は１Ｅ１４〜５Ｅ１５atoms／ｃｍ２で、打ち込むエネルギー量が２０〜８０ＫｅＶである。
【００２５】
【発明の実施の形態】
この発明は、新規なフラッシュメモリの製造方法を提供するものである。即ち、従来の技術に見られる導電率と、読み取り電流低下の問題と、プログラミングを行う場合の干渉の発生を改善することを目的としてトレンチ構造を基板に形成したトレンチゲートラインを有するフラッシュメモリである。かかるフラッシュメモリ、及びその製造方法の特徴を説明するために、具体的な実施例を挙げ、図示を参考にして以下に詳述する。
【００２６】
【実施例】
この発明によるフラッシュメモリの製造方法を図４から図６に開示する。それぞれの図示は、チャネル方向からの断面図と、ソース端からの断面図とを開示する。実施例において、基板（２）は単結晶けい素層上にｐ型ウェルを形成し、さらに該ｐ型ウェル上にｎ型ウェルを形成する。但し、単結晶けい素層上の半導体材質は、ゲルマニウムを使用してもよい。次いで、従来の技術によってパッド酸化層（４）と窒化けい素層（５）を基板（２）上に積層する。パッド酸化層（４）は摂氏７００℃〜１１００℃の酸素雰囲気で熱酸化法を応用して成長させる。但し、ＣＶＤと呼ばれる化学気相沈降法（Chemical Vapor Deposition）を利用してパッド酸化層（４）を形成してもよい。この実施例におけるパッド酸化層（４）は厚さ約１５〜２５０Aである。窒化けい素層（５）はＳｉＨ４、ＮＨ３、Ｎ２、Ｎ２Ｏ、か、もしくはＳｉＨ４Ｃ１２、ＮＨ３、Ｎ２、Ｎ２Ｏを選択して反応気体とし、摂氏２００〜８００℃の温度下で形成する。
【００２７】
次いで、マイクロフォトの工程によってトレンチのパターンを形成し、基板（２）にエッチングでトレンチを形成する。酸化の工程は、先に薄いパッド酸化層を形成してエッチングを施した後の表面を修正してもよい。この工程は選択的な工程である。次に、イオンをトレンチ底面の表面に打ち込んでトレンチソースラインドーピング領域（６）を形成する。この場合一般にヒ素イオンを採用し、打ち込み剤の量は約１Ｅ１４〜５Ｅ１５atoms／cm２である。次に、例えば化学気相沈降法で形成した酸化物などの充填材（８）をトレンチ内に充填する。実施例においては、温度を摂氏４００℃〜６００℃にして、基板（２）表面から化学的機械研磨法でのパッド酸化層（４）と窒化けい素層（５）を除去して平坦化する。この状態を図４に開示する。
【００２８】
この発明においては、トレンチを形成し、さらにイオンをドーピングしてソースラインさせて形成するため、電流がチャンネルを経てトレンチソースラインに至り、導電性を降下させることがない。また、ドーピングを利用して形成したトレンチゲートラインは、同時にプログラミングの際に発生する干渉と、読み取り電流の問題を解決することができる。
【００２９】
次いで、図５に開示するようにホウ素イオンを打ち込んで閾電圧を調整し、基板（２）上に酸化ケイ素によって構成されるトンネル酸化層（１２）を形成する。該トンネル酸化層（１２）は摂氏約７００℃〜１１００℃の酸素雰囲気で熱酸化法によって成長させる。また、トンネル酸化層（１２）は、その他化学気相沈降法（Chemical Vapor Deposition）を利用して形成してもよい。この実施例におけるトンネル酸化層（１２）は厚さ約１５〜２５０Aである。次に、フローティングゲート用導電材料層（１４）をトンネル酸化層（１２）上に堆積させて形成する。
【００３０】
次に、マイクロフォトエッチングによって該フローティングゲート用導電材料層（１４）と、トンネル酸化層（２）をエッチングしてフローティングゲート（１４）を形成する。この場合、ＣＦ４＋Ｏ２プラズマをエッチング剤としてドライエッチングを行ってもよい。次いで、誘電層（１６）をフローティングゲート（１４）の表面に形成する。該誘電層（１６）は、一般にＯＮＯ構造（酸化膜−窒化膜−酸化膜）か、ＮＯ構造（窒化膜−酸化膜）を採用する。続いて、導電層（１８）を該誘電層（１６）上に形成し、エッチングを施して制御ゲートを形成する。該導電層（１８）は、素材として金属、もしくは合金をも含む導電材料を選択する。
【００３１】
次に、イオン打ち込みによってソースと、ドレインを形成する。ソース及びドレインの形成後を示す図６の左の断面図に示すように、ソースは、図５の左の断面図における左右２つのゲート電極構造（１４）のさらに左側とさらに右側のＮウェル表面の領域に形成し、ドレインは図５の左の断面図における両ゲート電極構造（１４）の間のＮウェル表面の領域に形成する。実施例においてはｎ型イオンを利用し、ソースを形成するための打ち込み量を約５Ｅ１２〜５Ｅ１３ atoms／cm２とする。打ち込みエネルギー量は約１５〜５０KeVである。また、ドレインは打ち込み量を約１Ｅ１４〜５Ｅ１５atoms／cm２とし、打ち込みエネルギー量は約１５〜５０KeVとする。図６に符号２０で示されているハロー（halo）ドーピング領域（２０）はｐ型イオンを打ち込んで、ゲート極底端縁とドレイン底端縁とに沿って形成する。この場合、ＢＦ２をイオン源とし、打ち込み量は約１Ｅ１３〜５Ｅ１４atoms／cm２とし、打ち込みエネルギー量は約４０〜８０KeVとする。
【００３２】
次に、図６に開示するように酸化物層（２４）を堆積させて形成し、全体構造の表面を被覆する。好ましくは、テトラエトキシシラン（ＴＥＯＳ）を採用して、化学気相沈降法によって温度６００℃〜８００℃、圧力約０．１〜１０torrで形成する。さらに、マイクロフォトの工程によってコンタクトホールを形成し、基板（２）上のハロードーピング層が露出するまで酸化物層（２４）をエッチングし、ＢＦ２をイオン源としてイオンを打ち込んで導電率を高める。最後に、該コンタクトホールに金属を充填して金属要素（２６）を形成する。
【００３３】
この発明によるメモリセルは、図２に開示するように基板（２）上にｐ型ウェルを形成し、ｎ型ウェルを該ｐ型ウェル上に形成する。基板（２）内には浅いトレンチ式のトレンチソースラインドーピング領域（６）が形成され、フローティングゲートはトンネル酸化層（１２）上に積層される。また、トレンチの底部にドーピングによってトレンチ式ゲートラインを形成し、ワードライン（ＷＬ）は誘電層（１６）によって分離されてフローティングゲート上に形成される。
【００３４】
図２のメモリセルに対応するレイアウト図を図３に開示する。図示のレイアウトは８ビットのＮＯＲ形式であり、複数のワードライン（Ｗｌ）は平行して配置され、トレンチソースラインは該ワードライン（ＷＬ）の下方において交差するように設けられる。
【００３５】
以上はこの発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明に対して均等の効果を具えるものは、いずれもこの発明の特許請求の範囲に含まれるものとする。
【００３６】
【発明の効果】
この発明によるフラッシュメモリはトレンチソースラインを具え、プログラミングを行う場合干渉が発生することがなく、読み取りを行う場合電流が降下することなく、かつ所定の導電率を維持する効果を得ることができる。
【図面の簡単な説明】
【図１ａ】 従来のＢｉＮＯＲフラッシュメモリのチャネル方向の断面図である。
【図１ｂ】 従来のＢｉＮＯＲフラッシュメモリの横方向の断面図である。
【図２】 この発明によるトレンチソースラインを具えるフラッシュメモリの横方向の断面図である。
【図３】 この発明による８ビットＮＯＲ形式のレイアウト図である。
【図４】 この発明によるトレンチソースラインを具えるフラッシュメモリのトレンチソースを形成した状態を表わす断面図である。
【図５】 図４に開示するフラッシュメモリにゲート極構造をさらに形成した状態の断面図である。
【図６】 図５に開示するフラッシュメモリにドレインとソースを形成し、かつ金属要素をさらに形成した状態の断面図である。
【符号の説明】
２ 基板
４ パッド酸化層
５ 窒化けい素層
６ トレンチソースラインドーピング領域
８ 充填材
１２ トンネル酸化層
１４ フローティングゲート
１６ 誘電層
１８ 導電層
２０ ハロードーピング領域
２４ 酸化物層
２６ 金属要素
【発明の属する技術分野】
この発明はフラッシュメモリに関し、特にトレンチソースラインを具えるフラッシュメモリの構造と製造方法に関する。
【０００２】
【従来の技術】
半導体製造工程に関する技術は、チップ構造の高密度化に向かって絶え間なく発展している。このため、エレメントも設計はスペース節減の観念に基づいて絶え間なく進歩している。それぞれのエレメントのサイズを縮小することは集積度を高めることになる。エレメントのサイズを縮小する技術は、すでにサブミクロン、もしくはさらに縮小した領域に至っている。このような半導体の進化につれて、多重のインナー接続を採用することも集積回路製造技術の趨勢の一となっている。不揮発性記憶媒体は、例えばプログラマブル・リード・オンリー・メモリ（ＰＲＯＭ）、消去型プログラマブル・リード・オンリー・メモリ（ＥＰＲＯＭ）、フラッシュ電気的消去型プログラマブル・リード・オンリー・メモリ（ＥＥＰＲＯＭ）などの様々なタイプに分けられ、いずれも高い持久性と、高速化を求める市場のニーズに応えるべく技術的な発展を遂げている。
【０００３】
フラッシュメモリは一種の不揮発性記憶エレメントであって、電荷を保存するフローティングゲート電極と、電荷の入出力を制御する制御ユニットとを含んでなる。
【０００４】
モバイルタイプのコンピュータや電子情報産業の関連製品は、半導体集積回路のレイアウト技術を発展させる主要な動力となっている。例えば、フラッシュメモリはコンピュータの基本入出力システム（ＢＩＯＳ）に応用することができ、高密度の不揮発性記憶媒体は、モバイルタイプの端末機における大容量の記憶手段、デジタルカメラ、パーソナルコンピュータのインターフェースカードなど幅広く応用されている。
【０００５】
また、フラッシュメモリのアクセスタイムは、低電圧読み取り動作のキーポイントとなる。即ち、より能動的な計算機システムを達成する為に、不揮発性記憶媒体のレイアウト技術は、低パワー、高速アクセスを主要な課題としてたゆまず発展している。目下の低電圧フラッシュメモリは、３〜５Ｖの操作電圧でフローティングゲートに対して充電、もしくは放電の動作を行うことができる。また、電子式プログラマブル・リード・オンリー・メモリ（ＥＰＲＯＭ）に応用されるメモリセル素子は、いずれもある程度のファウラー・ノルムハイム（Fowler-Nordheim）トンネル効果を具え、コールドエレクトロンがシリコンと、二酸化シリコンとの界面のポテンシャル障壁を通り抜けて酸化伝道バンドに進入する。 電圧をゲートに印加すると、電荷が薄い二酸化シリコン層を通り抜ける。プログラミングと消去の方法は、何種類もあるが、通常プロミングを行う場合は、基材、ドレイン、ソース及びゲートの電位を制御することによって、電子を通り抜けさせて、シリコンから薄い酸化層（トンネル酸化層）に移動させる。消去を行う場合は電子を放出する。
【０００６】
上述の電子を移動させる性能を達成する為には、該トンネル酸化層は好ましい品質を具えていなければならない。さらに、フラッシュメモリのデータ保存は、電荷を長時間フローティングゲート内に保留しなければならない。このため、フローティングゲートを隔離する誘電層は好ましい性能を具えていなければならない。
【０００７】
図１（ａ）、（ｂ）は従来の技術によるＢｉＮＯＲフラッシュメモリの断面図である。図１（ａ）はチャネル方向（channel direction）の断面図であって、図１（ｂ）はソース端の横方向（width direction at source）の断面を表わす。図示によれば、従来の構造はフローティングゲート（ＦＧ）と、ワードライン（ＷＬ）と、ビットライン（Ｂｌ）と、ソースライン（ＳＬ）とを含んでなり、かつハロー（halo）ドーピング領域（３）をビットライン（ＢＬ）の下端縁に沿って形成する。ドーピングエリア（３）はｐ型であって、パンチスルー（punch through）現象を防ぎ、領域的なｐ型ウェルとなる。ドレイン接触面は、一般にドーピング剤の量が約１Ｅ１４〜５Ｅ１５atoms／cm２であって、ハロードーピング領域（３）は約１Ｅ１３〜５Ｅ１４atoms／cm２である。このような構造は、プログラミング時においてソース端とｎ型ウェルにバイアスを印加せず、ビットライン全体にバイアスを印加してｎ型ウェルに充電する。このため、プログラミングへ干渉という重大な問題が発生する。
【０００８】
従来の技術においては、プログラミングへの干渉問題を軽減させるためにドーピング剤の量が少ないソース領域（約５Ｅ１２〜５Ｅ１３atoms／cm２）を利用して、その目的を達している。但し、低ドーピングのソースは抵抗値を高め、フラッシュメモリの読み取り電流の明らかな降下を招く。よって、プログラミングへの干渉が発生することなく、かつ読み取り電流の降下を防ぐフラッシュメモリの提供が業界と市場において切望されている。
【０００９】
【発明が解決しようとする課題】
この発明は、プログラミングを行う場合干渉が発生することがなく、読み取りを行う場合電流が降下することなく、かつ所定の導電率を維持することのできるトレンチソースラインを具えたフラッシュメモリを提供することを課題とする。
【００１０】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑みて鋭意研究を重ね、トレンチソースラインを具えるフラッシュメモリの構造に着目して、この発明を開発した。即ち、この発明におけるトレンチソースラインを具えるフラッシュメモリは、トレンチが内部に形成された基板と、該トレンチの底面の領域に形成したドーピングトレンチソースラインと、該トレンチ内に形成する絶縁材質とを具え、さらに該基板上に形成する第１誘電層と、第１導電層と、第２誘電層と、第２導電層とを順に形成するとともに、該第１導電層をフローティングゲートとし、かつ該第２導電層を制御ゲートとすることによって、本発明の課題を解決する効果が得られる。
【００１１】
以下に詳述する。本発明による、トレンチソースラインを具えるフラッシュメモリの製造方法は、少なくとも次に掲げる製造工程を含んでなる。即ち、基板にパッド酸化層を形成し、窒化物層を該パッド酸化層上に形成し、該パッド酸化層と窒化物層上にパターンを形成し、エッチングによって該基板にトレンチを形成し、該トレンチの底面にイオンを打ち込んで、トレンチソースラインドーピングエリアを形成する。また、充填剤を該トレンチに充填し、化学機械研磨法で該基板を平坦化する。次いで、トンネル酸化物層を該基板上に形成し、第１導電層を該トンネル酸化層上に形成し、誘電層を該第１導電層上に形成し、第２導電層を該第１誘電層上に形成し、ゲート極構造を形成し、イオンを打ち込んでドレインとソースを形成して、さらにイオンを打ち込んでハロー（halo）ドーピングエリアを形成する。
【００１２】
本発明によるフラッシュメモリの製造方法では、前記トレンチを形成した後、さらに酸化の工程によってパッド酸下層を選択的に形成し得る。
【００１３】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記トンネル酸化物層を形成する前に、さらにイオン打ち込みを行って閾電圧を調整し得る。
【００１４】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記イオンがホウ素イオンであり得る。
【００１５】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記誘電層がＯＮＯ構造であり得る。
【００１６】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記誘電層がＮＯ構造であり得る。
【００１７】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記第１導電層と前記第２導電層とが、合金か、もしくは金属から選択され得る。
【００１８】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記ハロードーピング領域のドーピングイオン源にＢＦ２が含まれ得る。
【００１９】
本発明によるトレンチソースラインを具えるフラッシュメモリの製造方法では、前記トレンチソースラインを形成するための打ち込むイオンがヒ素イオンを含み、打ち込む量は１Ｅ１４〜５Ｅ１５atoms／ｃｍ２で、打ち込むエネルギー量が２０〜８０ＫｅＶである。
【００２０】
本発明によるトレンチソースラインを具えるフラッシュメモリは、トレンチが内部に形成された基板と、該トレンチの底面の領域に形成したドーピングトレンチソースラインと、該トレンチ内に形成する絶縁材質と、該基板上に形成する第１誘電層と、第１誘電層上に形成してフローティングゲートとする第１導電層と、該第１導電層上に形成する第２誘電層と、該第２誘電層上に形成して制御ゲートとする第２導電層とを含んでなる。
【００２１】
本発明によるトレンチソースラインを具えるフラッシュメモリでは、前記第２誘電層がＯＮＯ構造か、もしくはＯＮ構造であり得る。
【００２２】
本発明によるトレンチソースラインを具えるフラッシュメモリでは、前記第１導電層と前記第２導電層とが、合金か、もしくは金属から選択され得る。
【００２３】
本発明によるトレンチソースラインを具えるフラッシュメモリでは、前記第１誘電層が酸化物によってなり得る。
【００２４】
本発明によるフラッシュメモリでは、トレンチソースラインは、前記トレンチソースラインを形成するための打ち込むイオンがヒ素イオンを含み、打ち込む量は１Ｅ１４〜５Ｅ１５atoms／ｃｍ２で、打ち込むエネルギー量が２０〜８０ＫｅＶである。
【００２５】
【発明の実施の形態】
この発明は、新規なフラッシュメモリの製造方法を提供するものである。即ち、従来の技術に見られる導電率と、読み取り電流低下の問題と、プログラミングを行う場合の干渉の発生を改善することを目的としてトレンチ構造を基板に形成したトレンチゲートラインを有するフラッシュメモリである。かかるフラッシュメモリ、及びその製造方法の特徴を説明するために、具体的な実施例を挙げ、図示を参考にして以下に詳述する。
【００２６】
【実施例】
この発明によるフラッシュメモリの製造方法を図４から図６に開示する。それぞれの図示は、チャネル方向からの断面図と、ソース端からの断面図とを開示する。実施例において、基板（２）は単結晶けい素層上にｐ型ウェルを形成し、さらに該ｐ型ウェル上にｎ型ウェルを形成する。但し、単結晶けい素層上の半導体材質は、ゲルマニウムを使用してもよい。次いで、従来の技術によってパッド酸化層（４）と窒化けい素層（５）を基板（２）上に積層する。パッド酸化層（４）は摂氏７００℃〜１１００℃の酸素雰囲気で熱酸化法を応用して成長させる。但し、ＣＶＤと呼ばれる化学気相沈降法（Chemical Vapor Deposition）を利用してパッド酸化層（４）を形成してもよい。この実施例におけるパッド酸化層（４）は厚さ約１５〜２５０Aである。窒化けい素層（５）はＳｉＨ４、ＮＨ３、Ｎ２、Ｎ２Ｏ、か、もしくはＳｉＨ４Ｃ１２、ＮＨ３、Ｎ２、Ｎ２Ｏを選択して反応気体とし、摂氏２００〜８００℃の温度下で形成する。
【００２７】
次いで、マイクロフォトの工程によってトレンチのパターンを形成し、基板（２）にエッチングでトレンチを形成する。酸化の工程は、先に薄いパッド酸化層を形成してエッチングを施した後の表面を修正してもよい。この工程は選択的な工程である。次に、イオンをトレンチ底面の表面に打ち込んでトレンチソースラインドーピング領域（６）を形成する。この場合一般にヒ素イオンを採用し、打ち込み剤の量は約１Ｅ１４〜５Ｅ１５atoms／cm２である。次に、例えば化学気相沈降法で形成した酸化物などの充填材（８）をトレンチ内に充填する。実施例においては、温度を摂氏４００℃〜６００℃にして、基板（２）表面から化学的機械研磨法でのパッド酸化層（４）と窒化けい素層（５）を除去して平坦化する。この状態を図４に開示する。
【００２８】
この発明においては、トレンチを形成し、さらにイオンをドーピングしてソースラインさせて形成するため、電流がチャンネルを経てトレンチソースラインに至り、導電性を降下させることがない。また、ドーピングを利用して形成したトレンチゲートラインは、同時にプログラミングの際に発生する干渉と、読み取り電流の問題を解決することができる。
【００２９】
次いで、図５に開示するようにホウ素イオンを打ち込んで閾電圧を調整し、基板（２）上に酸化ケイ素によって構成されるトンネル酸化層（１２）を形成する。該トンネル酸化層（１２）は摂氏約７００℃〜１１００℃の酸素雰囲気で熱酸化法によって成長させる。また、トンネル酸化層（１２）は、その他化学気相沈降法（Chemical Vapor Deposition）を利用して形成してもよい。この実施例におけるトンネル酸化層（１２）は厚さ約１５〜２５０Aである。次に、フローティングゲート用導電材料層（１４）をトンネル酸化層（１２）上に堆積させて形成する。
【００３０】
次に、マイクロフォトエッチングによって該フローティングゲート用導電材料層（１４）と、トンネル酸化層（２）をエッチングしてフローティングゲート（１４）を形成する。この場合、ＣＦ４＋Ｏ２プラズマをエッチング剤としてドライエッチングを行ってもよい。次いで、誘電層（１６）をフローティングゲート（１４）の表面に形成する。該誘電層（１６）は、一般にＯＮＯ構造（酸化膜−窒化膜−酸化膜）か、ＮＯ構造（窒化膜−酸化膜）を採用する。続いて、導電層（１８）を該誘電層（１６）上に形成し、エッチングを施して制御ゲートを形成する。該導電層（１８）は、素材として金属、もしくは合金をも含む導電材料を選択する。
【００３１】
次に、イオン打ち込みによってソースと、ドレインを形成する。ソース及びドレインの形成後を示す図６の左の断面図に示すように、ソースは、図５の左の断面図における左右２つのゲート電極構造（１４）のさらに左側とさらに右側のＮウェル表面の領域に形成し、ドレインは図５の左の断面図における両ゲート電極構造（１４）の間のＮウェル表面の領域に形成する。実施例においてはｎ型イオンを利用し、ソースを形成するための打ち込み量を約５Ｅ１２〜５Ｅ１３ atoms／cm２とする。打ち込みエネルギー量は約１５〜５０KeVである。また、ドレインは打ち込み量を約１Ｅ１４〜５Ｅ１５atoms／cm２とし、打ち込みエネルギー量は約１５〜５０KeVとする。図６に符号２０で示されているハロー（halo）ドーピング領域（２０）はｐ型イオンを打ち込んで、ゲート極底端縁とドレイン底端縁とに沿って形成する。この場合、ＢＦ２をイオン源とし、打ち込み量は約１Ｅ１３〜５Ｅ１４atoms／cm２とし、打ち込みエネルギー量は約４０〜８０KeVとする。
【００３２】
次に、図６に開示するように酸化物層（２４）を堆積させて形成し、全体構造の表面を被覆する。好ましくは、テトラエトキシシラン（ＴＥＯＳ）を採用して、化学気相沈降法によって温度６００℃〜８００℃、圧力約０．１〜１０torrで形成する。さらに、マイクロフォトの工程によってコンタクトホールを形成し、基板（２）上のハロードーピング層が露出するまで酸化物層（２４）をエッチングし、ＢＦ２をイオン源としてイオンを打ち込んで導電率を高める。最後に、該コンタクトホールに金属を充填して金属要素（２６）を形成する。
【００３３】
この発明によるメモリセルは、図２に開示するように基板（２）上にｐ型ウェルを形成し、ｎ型ウェルを該ｐ型ウェル上に形成する。基板（２）内には浅いトレンチ式のトレンチソースラインドーピング領域（６）が形成され、フローティングゲートはトンネル酸化層（１２）上に積層される。また、トレンチの底部にドーピングによってトレンチ式ゲートラインを形成し、ワードライン（ＷＬ）は誘電層（１６）によって分離されてフローティングゲート上に形成される。
【００３４】
図２のメモリセルに対応するレイアウト図を図３に開示する。図示のレイアウトは８ビットのＮＯＲ形式であり、複数のワードライン（Ｗｌ）は平行して配置され、トレンチソースラインは該ワードライン（ＷＬ）の下方において交差するように設けられる。
【００３５】
以上はこの発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明に対して均等の効果を具えるものは、いずれもこの発明の特許請求の範囲に含まれるものとする。
【００３６】
【発明の効果】
この発明によるフラッシュメモリはトレンチソースラインを具え、プログラミングを行う場合干渉が発生することがなく、読み取りを行う場合電流が降下することなく、かつ所定の導電率を維持する効果を得ることができる。
【図面の簡単な説明】
【図１ａ】 従来のＢｉＮＯＲフラッシュメモリのチャネル方向の断面図である。
【図１ｂ】 従来のＢｉＮＯＲフラッシュメモリの横方向の断面図である。
【図２】 この発明によるトレンチソースラインを具えるフラッシュメモリの横方向の断面図である。
【図３】 この発明による８ビットＮＯＲ形式のレイアウト図である。
【図４】 この発明によるトレンチソースラインを具えるフラッシュメモリのトレンチソースを形成した状態を表わす断面図である。
【図５】 図４に開示するフラッシュメモリにゲート極構造をさらに形成した状態の断面図である。
【図６】 図５に開示するフラッシュメモリにドレインとソースを形成し、かつ金属要素をさらに形成した状態の断面図である。
【符号の説明】
２ 基板
４ パッド酸化層
５ 窒化けい素層
６ トレンチソースラインドーピング領域
８ 充填材
１２ トンネル酸化層
１４ フローティングゲート
１６ 誘電層
１８ 導電層
２０ ハロードーピング領域
２４ 酸化物層
２６ 金属要素
Claims (12)
- トレンチソースラインを具えるフラッシュメモリの製造方法であって、
前記フラッシュメモリは、基板内の第１導電型のウェルに形成されたメモリセルを有し、前記メモリセルは、ビットラインに接続された前記第１導電型のドレインと、前記第１導電型のソースであって、前記第１導電型のウェルを介して前記トレンチソースラインと電気的に接続されている、該ソースと、フローティングゲートと、前記ビットラインの下端縁に沿って形成された、前記第１導電型とは反対の第２導電型のハロードーピング領域とを有し、
前記フラッシュメモリの製造方法は、少なくとも次に掲げる製造工程を含んでなり、
前記基板の前記第１導電型のウェル上にパッド酸化層を形成し、
窒化物層を該パッド酸化層上に形成し、
該パッド酸化層と窒化物層上にパターンを形成し、
エッチングによって該基板の前記第１導電型のウェルにトレンチを形成し、
該トレンチの底面にヒ素イオンを、打ち込み量が１Ｅ１４〜５Ｅ１５ atoms ／ｃｍ ２ で、打ち込みエネルギー量が２０〜８０ＫｅＶの条件で打ち込むことにより、前記第１導電型のトレンチソースラインドーピング領域を形成し、
充填剤を該トレンチに充填し、
充填剤の充填後に、化学機械研磨法で前記窒化物層及び前記パッド酸化層を除去するとともに、該基板を平坦化し、
トンネル酸化物層を該基板の前記第１導電型のウェル上に形成し、
第１導電層を該トンネル酸化層上に形成し、
誘電層を該第１導電層上に形成し、
第２導電層を該第１誘電層上に形成し、
前記トンネル酸化物層、前記第１導電層、前記誘電層、及び前記第２導電層をエッチングすることによってゲート電極構造を形成し、
第１導電型イオンを、打ち込み量が５Ｅ１２〜５Ｅ１３ atoms ／ｃｍ ２ で、打ち込みエネルギー量が１５〜５０ＫｅＶの条件で打ち込むことにより、前記ゲート電極構造に隣接する第１導電型のソースを形成し、
第１導電型イオンを、打ち込み量が１Ｅ１４〜５Ｅ１５ atoms ／ｃｍ ２ で、打ち込みエネルギー量が１５〜５０ＫｅＶの条件で打ち込むことにより、前記ゲート電極構造に隣接する第１導電型のドレインを形成して、
さらに第２導電型イオンを打ち込んで前記ドレインの底端縁と前記ゲート電極構造の底端縁とに沿った前記第２導電型の前記ハロー（halo）ドーピングエリアを形成することを特徴とするトレンチソースラインを具えるフラッシュメモリの製造方法。 - 前記トレンチを形成した後、さらに酸化の工程によってパッド酸化層を選択的に形成することを特徴とする請求項１に記載のトレンチソースラインを具えるフラッシュメモリの製造方法。
- 前記トンネル酸化物層を形成する前に、さらにイオン打ち込みを行って閾電圧を調整することを特徴とする請求項１に記載のトレンチソースラインを具えるフラッシュメモリの製造方法。
- 前記イオンがホウ素イオンであることを特徴とする請求項３に記載のトレンチソースラインを具えるフラッシュメモリの製造方法。
- 前記誘電層がＯＮＯ構造であることを特徴とする請求項１に記載のトレンチソースラインを具えるフラッシュメモリの製造方法。
- 前記誘電層がＮＯ構造であることを特徴とする請求項１に記載のトレンチソースラインを具えるフラッシュメモリの製造方法。
- 前記第１導電層と第２導電層とが、合金か、もしくは金属から選択されることを特徴とする請求項１に記載のトレンチソースラインを具えるフラッシュメモリの製造方法。
- 前記ハロードーピング領域のドーピングイオン源にＢＦ２が含まれることを特徴とする請求項１に記載のトレンチソースラインを具えるフラッシュメモリの製造方法。
- トレンチソースラインを具えるフラッシュメモリであって、
トレンチが内部に形成された基板と、基板内の第１導電型のウェルに形成されたメモリセルとを有し、前記トレンチ内には絶縁物質が充填されており、
前記メモリセルは、
該トレンチの底面の領域にヒ素イオンを、打ち込み量が１Ｅ１４〜５Ｅ１５ atoms ／ｃｍ ２ で、打ち込みエネルギー量が２０〜８０ＫｅＶの条件で打ち込むことにより形成された前記第１導電型のドーピングトレンチソースラインと、
第１導電型イオンを、打ち込み量が５Ｅ１２〜５Ｅ１３ atoms ／ｃｍ ２ で、打ち込みエネルギー量が１５〜５０ＫｅＶの条件で打ち込むことにより形成された前記第１導電型のソースであって、前記第１導電型のウェルを介して前記トレンチソースラインと電気的に接続されている、該ソースと、
第１導電型イオンを、打ち込み量が１Ｅ１４〜５Ｅ１５ atoms ／ｃｍ ２ で、打ち込みエネルギー量が１５〜５０ＫｅＶの条件で打ち込むことにより形成された前記第１導電型のドレインであって、ビットラインに接続されている、該ドレインと、
前記ソース及び前記ドレインに隣接するゲート電極構造であって、前記ゲート電極構造は、該基板上に形成された第１誘電層上に形成され、フローティングゲートとして機能する第１導電層と、該第１導電層上に形成された第２誘電層と、該第２誘電層上に形成され、制御ゲートとして機能する第２導電層とを有する、該ゲート電極構造と、
前記ビットラインの下端縁、及び前記ドレインの底端縁と前記ゲート電極構造の底端縁とに沿って形成された、前記第１導電型とは反対の第２導電型のハロードーピング領域とを含んでなることを特徴とするトレンチソースラインを具えるフラッシュメモリ。 - 前記第２誘電層がＯＮＯ構造か、もしくはＯＮ構造であることを特徴とする請求項９に記載のトレンチソースラインを具えるフラッシュメモリ。
- 前記第１導電層と第２導電層とが、合金か、もしくは金属から選択されることを特徴とする請求項９に記載のトレンチソースラインを具えるフラッシュメモリ。
- 前記第１誘電層が酸化物によってなることを特徴とする請求項９に記載のトレンチソースラインを具えるフラッシュメモリ。
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