JP2002261174A

JP2002261174A - 不揮発性半導体記憶装置の製造方法

Info

Publication number: JP2002261174A
Application number: JP2001058093A
Authority: JP
Inventors: Toshio Terano; 登志夫寺野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-03-02
Filing date: 2001-03-02
Publication date: 2002-09-13

Abstract

(57)【要約】【課題】エリアペナルティを被ることなく制御ゲート電
極をワード線方向の２セル間で分離し、それにより制御
ゲート電極，ビット線およびワード線間の結合容量を低
減して動作高速を上げる。【解決手段】単層の誘電体膜２と第１ゲート電極（ワー
ドゲート電極）３とを第１導電型半導体１上に積層し、
第１ゲート電極３間の第１導電型半導体上に複数の誘電
体膜（電荷蓄積膜）６を形成し、導電体を第１ゲート電
極と絶縁した状態で第１ゲート電極間のスペース内に埋
め込み、第１ゲート電極の上方にマスク層８を形成し、
マスク層８の２つの側面にサイドウォール９を形成し、
これらをエッチングマスクとして導電体を２つに分離
し、第２ゲート電極（制御線ＣＬ）を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるバーチャ
ルグランド型メモリセルアレイの各メモリセル内にＭＯ
Ｓ型トランジスタと２つのメモリトランジスタとを含
み、２ビット／セル記憶が可能な不揮発性半導体記憶装
置の製造方法に関する。

【０００２】

【従来の技術】いわゆるバーチャルグランド(Vertual G
round:ＶＧ）型メモリセルアレイでは、たとえば、ｐ型
半導体基板または半導体基板の主面に形成されたｐウエ
ルなどの表面部に、メモリセル間を電気的に絶縁する誘
電体分離層を形成せずに、単に、ビット線方向に長いｎ
⁺ 不純物領域（ソース・ドレイン領域）がワード線方向
に所定間隔をおいて並行ストライプ状に繰り返し形成さ
れている。ソース・ドレイン領域間のｐウエル表面部上
に誘電体膜を介してゲート電極が積層されている。この
ｐウエル表面部は、メモリトランジスタの書き込みまた
は読み出しの際にチャネルが形成される領域（チャネル
形成領域）となる。ソース・ドレイン領域がビット線、
または上層の主ビット線に連なる副ビット線として機能
する。また、上記したゲート電極またはその上層の配線
層からなるワード線が、通常、ソース・ドレイン領域と
直行し互いに並行なストライプ状に配置されている。

【０００３】メモリトランジスタがＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor) 型の場合、チャネ
ル形成領域上に、ＯＮＯ膜を介在させてゲート電極が形
成されている。この場合、ＯＮＯ膜内の窒化膜と酸化膜
との界面付近および窒化膜中に分散するキャリアトラッ
プが電荷蓄積手段として機能する。以下、電荷蓄積手段
を多く含みメモリ機能を有した誘電体膜（たとえば、Ｏ
ＮＯ膜）を電荷蓄積膜という。その他、チャネルに対向
した面内および膜厚方向に離散化された電荷蓄積手段を
用いる他のデバイスとしては、ＭＮＯＳ型、ナノ結晶型
などが存在する。

【０００４】このように構成されたＶＧ型メモリセルア
レイでは、誘電体分離層が不要でソース・ドレイン領域
がワード線方向の２セルで共通となっているため、メモ
リセル面積が小さいという利点がある。

【０００５】一方、最近になって、従来のＣＨＥ(Chann
el Hot Electron)注入方式によって電荷を離散的な電荷
トラップの分布領域の一部に注入できることに注目し
て、電荷蓄積膜のソース側とドレイン側に２値情報を独
立に書き込むことにより、１メモリセル当たり２ビット
を独立に記憶可能な技術が報告された。

【０００６】たとえば“2000 Symposium on VLSI Techn
ology, pp.122-123 ”に記載されたメモリセルでは、ソ
ース側とドレイン側に電荷蓄積膜が分離して形成され、
電荷蓄積膜の上方にそれぞれ制御ゲート電極が形成され
ている。また、制御ゲート電極間のチャネル中央部に電
荷蓄積能力を有しない単層の誘電体膜を介在させた状態
でワードゲート電極が形成されている。ワードゲート電
極はワード線に接続され、制御ゲート電極はワード線と
直交する方向に配線されて、ワードゲート電極とは独立
に制御される。このため、いわゆるソースサイド注入の
原理で電荷注入の位置の制御性および電荷注入効率を上
げることができ、その結果、高速書き込みを達成してい
る。また、このメモリセルはツインＭＯＮＯＳセルと称
せられ、２ビット／セルのプログラムが可能である。

【０００７】上記した論文に具体的な製造方法は記述さ
れていないが、構造から推測できる製造方法の一例を、
以下に簡単に述べる。まず、単層の誘電体膜とワードゲ
ート電極とからなるパターンを形成する。このパターン
は、ビット線方向に長いラインを、ワード線方向に一定
間隔（たとえば、フォトリソグラフィの最小寸法）で繰
り返したものとなる。このワードゲート電極のパターン
間の基板表面上に、ＯＮＯ膜、すなわち電荷蓄積膜を形
成する。その後、ワードゲート電極のパターンの２つの
側面に対し、誘電体膜によって絶縁分離した状態でサイ
ドウォール形の導電層（制御ゲート電極の一部）を形成
する。このサイドウォール形の導電層の下方を含む、ワ
ードゲート電極間の基板表面全域にＯＮＯ膜が存在す
る。これに対し、ワードゲート電極の直下には単層の誘
電体膜が存在し、そのため、この部分は電荷蓄積能力を
有しない。サイドウォール形の導電層とワードゲート電
極をマスクとして、隣りのメモリセルのサイドウォール
形の導電層との間の基板箇所にｎ型不純物を導入し、ソ
ース・ドレイン領域（ビット線）を形成する。このビッ
ト線は、ワード線方向に隣接する２セル間で共有されて
いる。その後、サイドウォール形の導電層間を導電材料
で埋め込む。これにより、ワード線方向に隣接する２セ
ル間で共有された制御ゲート電極が完成する。

【０００８】

【発明が解決しようとする課題】ところが、このツイン
ＭＯＮＯＳセルでは、ビット線（ソース・ドレイン領
域）の上面全域に対し薄いＯＮＯ膜を挟んでビット線方
向に長い制御ゲート電極が重なっているため、ビット線
と制御ゲート電極との間の結合容量が大きい。このた
め、制御ゲート電極およびビット線の電位を短い時間で
変化させることが困難である。

【０００９】また、制御ゲート電極がワード線方向に隣
接する２セル間で共有され、左右のワードゲート電極そ
れぞれと誘電体膜を介して容量結合している。このた
め、制御ゲート電極とワードゲート電極との間の結合容
量も大きく、これが制御ゲート電極の電位変化を遅くす
る要因となっている。

【００１０】以上の理由から、ツインＭＯＮＯＳセル
は、制御ゲート線，ワード線およびビット線の電位変化
に時間がかかり、そのことが動作時のアクセス速度向上
を妨げているといった課題がある。

【００１１】このような信号線間の結合容量を低減する
には、制御ゲート電極を隣接した２セル間で共有させな
いようにすると良い。これによって、各制御ゲート電極
が独立に制御できるようになり、その制御性も向上す
る。たとえば、ツインＭＯＮＯＳセルに対し推定した前
記製造方法において、サイドウォール形の導電層そのも
のを制御ゲート電極とし、隣接する制御ゲート電極間を
導電物質ではなく絶縁物質で埋めることで制御ゲート電
極の分離が可能である。

【００１２】図１３は、このサイドウォール形の制御ゲ
ート電極を有したメモリセルアレイの、制御ゲート電極
に電圧を印加するパッド（制御パッド）も含めた概略平
面図である。図１３において、符号ＢＬ１，ＢＬ２，Ｂ
Ｌ３はビット線、ＷＬ１，ＷＬ２，ＷＬ３はワード線、
ＷＧはワードゲート電極、ＣＧ１，ＣＧ２，ＣＧ３は制
御ゲート電極、Ｓ／Ｄはソース・ドレイン領域、ＣＰ
１，ＣＰ２，ＣＰ３は制御パッドを示す。

【００１３】ワードゲート電極ＷＧはメモリセルごとに
孤立したパターンとなっているが、ワード線の形成前
は、ビット線方向（図の縦方向）に長く、互いに平行な
ストライプ状に形成されていた。その各ストライプがワ
ード線ＷＬ１〜ＷＬ３のパターンニング時に分断されて
孤立パターンとされた。

【００１４】制御ゲート電極ＣＧ１〜ＣＧ３は、並行ス
トライプ状のワードゲート電極の側面に形成されるた
め、制御ゲート電極の形成直後は、ワードゲート電極の
各ストライプの周囲を一周する環形状を有する。サイド
ウォール形の制御ゲート電極は導電材料のエッチバック
で形成されるため、制御パッドなどの残しパターンは、
エッチバックから保護する層を予め導電材料上に形成し
ておくことで実現可能である。ところが、環状のサイド
ウォールは、ワードゲート電極の幅方向両側で異なる電
圧を印加して制御する必要があることから、図中の×印
で分断する必要がある。そして、この分断工程は、エッ
チバック後に別工程で行う必要がある。このように、サ
イドウォール形の制御ゲート電極は、その形成後に分断
する工程が必要である。

【００１５】一方、制御ゲート電極をサイドウォール形
としないことを前提に、ワード線方向に隣接する２セル
のそれぞれに制御ゲート電極を設けることも可能であ
る。ところが、この場合、２つの制御ゲート電極を互い
に分離して設けるにはある程度大きなスペースが必要と
なる。したがって、いままでのようにワードゲート電極
間をフォトリソグラフィの最小寸法とすることができ
ず、セル面積が大きくなってしまう。これは、ＶＧ形メ
モリセルアレイとしたことの利点を弱める結果を招き、
好ましくない。

【００１６】本発明の目的は、エリアペナルティを被る
ことなく制御ゲート電極をワード線方向の２セル間で分
離して設けることができ、それにより制御ゲート電極，
ビット線およびワード線間の結合容量を低減して高速動
作が可能な不揮発性半導体記憶装置の製造方法を提供す
ることにある。

【００１７】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の製造方法は、第１導電型半導体内に、第２導
電型半導体からなる複数のソース・ドレイン領域が互い
に距離をおいて形成され、隣り合う２つのソース・ドレ
イン領域間の第１導電型半導体上に単層の誘電体膜と第
１ゲート電極が各ソース・ドレイン領域から離れて積層
され、当該第１ゲート電極と一方のソース・ドレイン領
域との間の第１導電型半導体領域上、および、第１ゲー
ト電極と他方のソース・ドレイン領域との間の第１導電
型半導体領域上に、内部に電荷蓄積手段を含む複数の誘
電体膜と第２ゲート電極とが積層された不揮発性半導体
記憶装置の製造方法であって、上記方法が以下の諸工
程、すなわち、上記単層の誘電体膜と上記第１ゲート電
極とを第１導電型半導体上に積層し、第１ゲート電極間
の第１導電型半導体上に上記複数の誘電体膜を形成し、
第２ゲート電極となる導電体を第１ゲート電極と絶縁し
た状態で第１ゲート電極間のスペース内に埋め込み、第
１ゲート電極の上方にマスク層を形成し、マスク層の２
つの側面にサイドウォールを形成し、マスク層およびサ
イドウォールをエッチングマスクとして導電体を２つに
分離し、上記第２ゲート電極を形成する各工程を含む。

【００１８】好適に、上記サイドウォール付きのマスク
層を残した状態で、上記第２ゲート電極の分離により表
出した上記第１導電型半導体に第２導電型の不純物を添
加し、上記ソース・ドレイン領域を形成する。

【００１９】好適に、上記第１ゲート電極上に酸化阻止
層を形成し、上記第２ゲート電極の形成後に上記サイド
ウォール付きのマスク層を除去し、分離した上記第２ゲ
ート電極間を誘電体で埋め込み、第２ゲート電極の上部
を熱酸化して絶縁層を形成し、上記酸化阻止層を除去
し、絶縁層上を通って複数の第１ゲート電極を接続する
導電層を形成する各工程を更に含む。上記マスク層およ
びサイドウォールを、上記酸化阻止層とのエッチング選
択比が高い誘電体から形成する。たとえば、上記マスク
層およびサイドウォールが二酸化珪素からなり、上記酸
化阻止層が窒化珪素からなる。

【００２０】以上の不揮発性半導体記憶装置の製造方法
では、サイドウォール形のマスク層を用いて導電層を分
離するため、第２ゲート電極（制御ゲート電極）の幅を
リソグラフィの最小寸法より小さくできる。また、第２
ゲート電極をマスクとしたイオン注入によりソース・ド
レイン領域を形成するため、第２ゲート電極とソース・
ドレイン領域は殆ど重なることなく、両者は殆ど容量結
合しない。第２ゲート電極は、その片方の側面が第１ゲ
ート電極の側面と直接容量結合している。形成後の第２
ゲート電極の頭出しが十分で酸化されやすく、その結
果、第２ゲート電極と第１ゲート電極との誘電体膜が十
分に厚く形成される。

【００２１】

【発明の実施の形態】図１は、本発明の実施形態に係る
メモリセルアレイの構成を示す回路図である。このメモ
リセルアレイは、基本的には、いわゆるＶＧ型のメモリ
セルアレイである。すなわち、ビット線がワード線方向
で隣り合う２つのメモリセル間で共有されている。たと
えばビット線ＢＬ２は、メモリセルＭ１１とＭ２１との
間で共有されている。また、ワード線ＷＬ１が、第１行
内で全てのメモリセルＭ１１，Ｍ２１，…に接続されて
いる。同様に、ワード線ＷＬ２が、第２行内で全てのメ
モリセルＭ１２，Ｍ２２，…に接続されている。

【００２２】各メモリセル内のメモリトランジスタが、
電荷蓄積能力を有しないＭＯＳ型トランジスタ（ワード
トランジスタ）の左右に２つに分離されている。すなわ
ち、１つのメモリセルが接続された２本のビット線間
に、第１メモリトランジスタ，ワードトランジスタおよ
び第２メモリトランジスタが縦続接続されている。ビッ
ト線方向に連なるメモリセルＭ１１，Ｍ１２，…の第１
メモリトランジスタのゲートを共通接続する制御線ＣＬ
１ａ，第２メモリトランジスタのゲートを共通接続する
制御線ＣＬ１ｂが設けられている。同様に、ビット線方
向に連なるメモリセルＭ２１，Ｍ２２，…の第１メモリ
トランジスタのゲートを共通接続する制御線ＣＬ２ａ，
第２メモリトランジスタのゲートを共通接続する制御線
ＣＬ２ｂが設けられている。各制御線は、ワード線とは
独立に制御される。

【００２３】本発明では、このようにビット線ごとに２
本の制御線を設けている。従来は、この制御線はビット
線ごとに１本である。本発明は、エリアペナルティを被
ることなく制御線の本数を増やすことで、シリアルアク
セスの自由度が向上するという効果がある。以下、この
点に関し説明する。

【００２４】従来のツインＭＯＮＯＳセルでは、ソース
・ドレイン領域（ビット線）と、その上方にビット線と
並行に配置された制御ゲート電極（制御線）とは、ワー
ド線方向に隣接する２セル間で共有されていた。このた
め、ワード線方向に隣接する２セル間で制御ゲート電極
やビット線に独立に異なる電圧を印加できないという課
題がある。

【００２５】とくに、ＶＧ形メモリセルアレイに共通し
た課題であるが、ソース・ドレイン領域が共有されてい
ることによって、ソース・ドレイン領域に印加する電圧
値が規制される。すなわち、動作時に、選択されたメモ
リセルとワード線方向両側に隣接した２つの非選択のメ
モリセルを動作させないためには、各非選択のメモリセ
ルにおいて、選択されたメモリセルとの間で共有された
不純物領域と同程度の電圧を、共有していないもう一方
の不純物領域に印加する必要が生じる。このことは更に
外側の、また更に外側の不純物領域にも当てはまる。こ
のようにして、一つのメモリトランジスタのソース・ド
レイン領域の電圧を規定すると、その影響が同じワード
線に連なる他のソース・ドレイン領域に外側に向かって
次々に波及し、最後はメモリセルアレイ端にまで至る。

【００２６】以上の電圧設定上の不利益により、従来の
ＶＧ型メモリセルアレイでは、１本のワード線に連なる
複数のメモリトランジスタの１つを任意に選択するラン
ダムアクセスは可能であるが、複数のメモリトランジス
タを同時にアクセスするシリアルアクセスはできない。
ただし、ツインＭＯＮＯＳセルを用いれば制御線によっ
てチャネルのオン／オフを制御することが可能であり、
その場合、ページ内で所定の個数おきに同時アクセスが
可能となる。従来のツインＭＯＮＯＳセルでは、制御線
がワード線方向の２セル間で共有されているため、この
同時アクセスは３メモリセルごと（６ビットごと）であ
った。これに対し、制御線をセル間で分離した本発明の
ツインＭＯＮＯＳセルでは、同時アクセスが２メモリセ
ルごと（４ビットごと）となり、シリアルアクセス性が
向上している。

【００２７】つぎに、本実施形態に係るメモリセルアレ
イの製造方法を、図面を参照して説明する。ここで、図
２（Ａ），図５（Ａ），図９（Ａ），図１０（Ａ）およ
び図１２（Ａ）は、メモリセルアレイの製造における概
略平面図である。また、図２（Ｂ），図３，図４，図５
（Ｂ），図６，図７，図８，図９（Ｂ），図１０
（Ｂ），図１１および図１２（Ｂ）は、メモリセルアレ
イの製造における概略断面図である。

【００２８】図２（Ａ），（Ｂ）に示すように、たとえ
ばｐ型シリコンウエハなどの半導体基板１を用意し、そ
の表面にワードゲート電極を含む積層パターンを形成す
る。具体的には、たとえば二酸化珪素などからなる単層
の誘電体膜２を基板表面に形成する。その上に、ドープ
ド多結晶珪素またはドープド非晶質珪素などの導電性材
料のワードゲート電極となる膜３と、たとえば窒化珪素
からなる酸化阻止膜４とを連続して堆積する。ワードゲ
ート電極となる膜３および酸化阻止膜４の膜厚は、とも
に１００ｎｍ程度である。これらの膜３，４を、図２
（Ａ）に示すように並行ストライプ状にパターンニング
する。ここで、このパターンのライン幅とスペース幅は
ともに、フォトリソグラフィの最小寸法とする。このパ
ターンを覆って二酸化珪素などの膜を２０ｎｍほど堆積
し、これをエッチバックすることで絶縁性サイドウォー
ル５を形成する。サイドウォール幅は、このＣＶＤ等に
より形成した膜の膜厚を変えることで制御できる。この
エッチバックと同時に、あるいは、条件を変えたエッチ
ングにより、単層の誘電体膜２を絶縁性サイドウォール
５間の基板部分で除去し、その基板表面を図２（Ｂ）の
ように露出させる。次に、低濃度のｎ型不純物をイオン
注入により導入してＬＤＤ領域を形成する。ＬＤＤ領域
は、特に図示していないが、絶縁性サイドウォールに対
し自己整合的に形成される。

【００２９】図３に示すように、たとえばＯＮＯ膜から
なる電荷蓄積膜６を全面に形成する。なお、ここでＬＤ
Ｄ領域を形成してもよい。続いて、図４に示すように、
ドープド多結晶珪素またはドープド非晶質珪素からなる
導電膜７ａを、たとえば５００ｎｍほど堆積し、ワード
ゲート電極間スペースを完全に埋め込む。その後、この
導電膜７ａの表面からＣＭＰ(Chemical Mechanical Pol
ishing)を施す。ＣＭＰは、酸化阻止膜４の表面が露出
したら止める。これにより、図５（Ａ），（Ｂ）に示す
ように、ワードゲート電極３と酸化阻止膜４との積層パ
ターン間の各スペースに、導電膜７ａが分離してできた
導電層７が埋め込まれる。

【００３０】たとえば二酸化珪素膜を２００ｎｍほど堆
積し、この膜を、たとえばワードゲート電極３および酸
化阻止膜４と同じパターンにてパターンニングする。こ
れにより、図６に示すように、酸化阻止膜４上にマスク
層８が形成される。続いて、さらに二酸化珪素膜を１０
０ｎｍほど堆積し、これを異方性エッチングによりエッ
チバックする。これにより、サイドウォール９がマスク
層８の２つの側面に形成される。なお、マスク層８のパ
ターンは、酸化阻止膜４等と同じでなくてもよい。この
サイドウォール９形成後に、導電層７の幅方向両端部が
サイドウォール９およびマスク層８によって一定の幅だ
け覆われることが達成できればよい。

【００３１】このマスク層８およびサイドウォール９を
マスクとしたドライエッチングにより、導電層７を幅方
向両側の２つのラインに分断する。これにより、図７に
示すように、ワード線方向に隣接する２メモリセルのそ
れぞれに個別の制御線が形成される。具体的に、図７の
左側の導電層が分離して制御線ＣＬ０ｂとＣＬ１ａが形
成され、中央の導電層が分離して制御線ＣＬ１ｂとＣＬ
２ａが形成され、右側の導電層が分離して制御線ＣＬ２
ｂとＣＬ３ａが形成される。このとき、電荷蓄積膜６が
表出する。この表出した部分の電荷蓄積膜は除去しない
で残してもよいが、その場合、抜き取ることが難しい領
域に蓄積電荷が染み出すことがあり得る。この電荷の染
み出しを防止するために実際に電荷が蓄積される領域を
制限したい場合は、表出した電荷蓄積膜６の一部をエッ
チングにより除去することが望ましい。その後、たとえ
ば砒素Ａｓを５×１０¹¹／ｃｍ² のドーズ量にてイオン
注入し、ソース・ドレイン領域Ｓ／Ｄ（ビット線ＢＬ
１，ＢＬ２，…）を形成する。なお、図７における制御
線ＣＬ０ｂは、制御線ＣＬ１ａおよびビット線ＢＬ１と
ともに付随的に形成されるが、実際に制御ゲート電極と
して用いられることはない。

【００３２】制御線間スペースを埋め込むように二酸化
珪素膜を厚く堆積し（図８）、この二酸化珪素膜の一部
と、マスク層８およびサイドウォール９とをＣＭＰによ
り除去する。このＣＭＰでは、酸化阻止膜４が露出した
ら止める。これにより、図９（Ｂ）に示すように、制御
線間のスペースに二酸化珪素が埋め込まれ、制御ゲート
電極間に誘電体分離層１０が形成される。

【００３３】つぎに、誘電体分離層１０の形成後に上面
が露出していた各制御線を熱酸化して、制御線の上部を
二酸化珪素に変化させる。これにより、図１０（Ｂ）に
示すように、制御線の上部に誘電体分離層１１が形成さ
れる。このとき、ワードゲート電極３は酸化阻止膜４で
覆われているので、熱酸化されない。

【００３４】その後、たとえば熱リン酸により酸化阻止
膜４を除去し（図１１）、ワード線を形成する。具体的
には、弗酸ＨＦでワードゲート電極３表面の自然酸化膜
を除去した後、ワード線となるドープド多結晶珪素また
はドープド非晶質珪素を２００ｎｍほど堆積する。この
ワード線となる膜を、フォトリソグラフィにより、制御
線と直交し互いに平行なストライプ状にパターンニング
する。このときのエッチングにおいて、２００ｎｍ厚の
ワード線となる膜をエッチングしたら、続けて、１００
ｎｍ厚のワードゲート電極３をエッチングする。これに
より、ビット線方向に長いワードゲート電極３が分断さ
れて、メモリセルごとの孤立パターンとなる。

【００３５】この不揮発性メモリの製造方法では、２メ
モリセル間で制御線が共有されていた従来技術と比較す
ると、マスク層８の形成、サイドウォール９の形成、お
よび誘電体分離層１０の埋め込みが必要となる。一方、
上記従来技術では、ソース・ドレインＳ／Ｄ形成時のイ
オン注入マスク層として導電物質によりサイドウォール
を形成しており、これが１メモリセル内の２つの制御
線、たとえばＣＬ１ａとＣＬ１ｂ間、ＣＬ２ａとＣＬ２
ｂ間をショートさせていた。このため、この制御線を分
断する工程が必要となる。これに対し、本実施形態の製
造方法では、この制御線がサイドウォール形でないた
め、制御線間を分断する工程は不要である。したがっ
て、工程数の増加は僅かであり、大幅なコスト増となら
ない。

【００３６】前述したようにランダムアクセス性が向上
するうえ、制御線，ビット線およびワード線などの信号
線間の結合容量が大きく低減する。つまり、制御線同士
は十分な幅の誘電体分離層１０により隔離され、また、
制御線と、ワードゲート電極およびワード線との間は絶
縁性サイドウォール５および誘電体分離層１１により隔
離されている。制御線とワード線とは交差する箇所で容
量結合するが、制御線とワードゲート電極は互いに並行
に配置され対向面積が大きい。しかし、本実施形態で
は、この両者の間に絶縁性サイドウォール５が形成され
ている。前述したように、絶縁性サイドウォール５の幅
はＣＶＤ膜厚により、かなり自由に制御できるので、両
者の結合容量の低減が容易である。また、ビット線は制
御線と殆ど重なることがなく、両者の結合容量も大幅に
低減される。以上より、本実施形態に係る不揮発性メモ
リは、ランダムアクセス性の向上および各種信号線の容
量低減により、動作効率および動作速度が向上するとい
った利点がある。

【００３７】

【発明の効果】本発明に係る不揮発性半導体記憶装置の
製造方法によれば、エリアペナルティを被ることなく第
２ゲート電極（制御ゲート電極）をワード線方向の２セ
ル間で分離して設けることができ、それにより制御ゲー
ト電極，ソース・ドレイン領域（ビット線）および第１
ゲート電極間の結合容量を低減して高速動作が可能とな
った。

【図面の簡単な説明】

【図１】実施形態に係るメモリセルアレイの構成を示す
回路図である。

【図２】実施形態に係るメモリセルアレイの製造におい
て、絶縁性サイドウォールの形成後の平面図と断面図で
ある。

【図３】実施形態に係るメモリセルアレイの製造におい
て、電荷蓄積膜の形成後の断面図である。

【図４】実施形態に係るメモリセルアレイの製造におい
て、導電膜を堆積後の断面図である。

【図５】実施形態に係るメモリセルアレイの製造におい
て、制御ゲート電極となる導電層の形成後の平面図と断
面図である。

【図６】実施形態に係るメモリセルアレイの製造におい
て、サイドウォール付きマスク層の形成後の断面図であ
る。

【図７】実施形態に係るメモリセルアレイの製造におい
て、ソース・ドレイン領域形成後の断面図である。

【図８】実施形態に係るメモリセルアレイの製造におい
て、誘電体堆積後の断面図である。

【図９】実施形態に係るメモリセルアレイの製造におい
て、制御線間の誘電体分離層の形成後の平面図と断面図
である。

【図１０】実施形態に係るメモリセルアレイの製造にお
いて、制御線上部の誘電体分離層の形成後の平面図と断
面図である。

【図１１】実施形態に係るメモリセルアレイの製造にお
いて、酸化阻止膜除去後の断面図である。

【図１２】実施形態に係るメモリセルアレイの製造にお
いて、ワード線形成後の平面図と断面図である。

【図１３】サイドウォール形の制御ゲート電極を有した
メモリセルアレイの、制御パッドも含めた概略平面図で
ある。

【符号の説明】

１…半導体基板、２…単層の誘電体膜、３…ワードゲー
ト電極、４…酸化阻止膜、５…絶縁性サイドウォール、
６…電荷蓄積膜、７…導電層、７ａ…導電膜、８…マス
ク層、９…マスク層のサイドウォール、１０，１１…誘
電体分離層、１０ａ…誘電体膜、Ｍ１１等…メモリセ
ル、ＷＬ１等…ワード線、ＢＬ１等…ビット線、ＣＬ１
ａ等…制御線、Ｓ／Ｄ…ソース・ドレイン領域。

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体内に、第２導電型半導体
からなる複数のソース・ドレイン領域が互いに距離をお
いて形成され、隣り合う２つのソース・ドレイン領域間
の第１導電型半導体上に単層の誘電体膜と第１ゲート電
極が各ソース・ドレイン領域から離れて積層され、当該
第１ゲート電極と一方のソース・ドレイン領域との間の
第１導電型半導体領域上、および、第１ゲート電極と他
方のソース・ドレイン領域との間の第１導電型半導体領
域上に、内部に電荷蓄積手段を含む複数の誘電体膜と第
２ゲート電極とが積層された不揮発性半導体記憶装置の
製造方法であって、上記方法が以下の諸工程、すなわち、上記単層の誘電体膜と上記第１ゲート電極とを第１導電
型半導体上に積層し、第１ゲート電極間の第１導電型半導体上に上記複数の誘
電体膜を形成し、第２ゲート電極となる導電体を第１ゲート電極と絶縁し
た状態で第１ゲート電極間のスペース内に埋め込み、第１ゲート電極の上方にマスク層を形成し、マスク層の２つの側面にサイドウォールを形成し、マスク層およびサイドウォールをエッチングマスクとし
て導電体を２つに分離し、上記第２ゲート電極を形成す
る各工程を含む不揮発性半導体記憶装置の製造方法。
【請求項２】上記サイドウォール付きのマスク層を残し
た状態で、上記第２ゲート電極の分離により表出した上
記第１導電型半導体に第２導電型の不純物を添加し、上
記ソース・ドレイン領域を形成する工程を更に含む請求
項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】上記第１ゲート電極上に酸化阻止層を形成
し、上記第２ゲート電極の形成後に上記サイドウォール付き
のマスク層を除去し、分離した上記第２ゲート電極間を誘電体で埋め込み、第２ゲート電極の上部を熱酸化して絶縁層を形成し、上記酸化阻止層を除去し、絶縁層上を通って複数の第１ゲート電極を接続する導電
層を形成する各工程を更に含む請求項１記載の不揮発性
半導体記憶装置の製造方法。
【請求項４】上記マスク層およびサイドウォールを、上
記酸化阻止層とのエッチング選択比が高い誘電体から形
成する請求項３記載の不揮発性半導体記憶装置の製造方
法。
【請求項５】上記マスク層およびサイドウォールが二酸
化珪素からなり、上記酸化阻止層が窒化珪素からなる請求項４記載の不揮
発性半導体記憶装置の製造方法。