CN101621033B - 刻蚀闪存中介电存储层的方法 - Google Patents

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一种刻蚀闪存中介电存储层的方法，提供半导体衬底以及依次位于半导体衬底上的栅介质层、第一半导体层，位于栅介质层、第一半导体层以及半导体衬底内的浅沟槽，布置于第一半导体层与浅沟槽的远离半导体衬底表面的连续的介电存储层、第二半导体层，以及具有开口结构的硬掩模层，所述方法包括如下步骤：以硬掩模层作为阻挡层，刻蚀第二半导体层，至露出介电存储层；去除硬掩模层；去除介电存储层。本发明的优点在于，将去除硬掩模层和去除介电存储层的工艺分离，首先对硬掩模层进行腐蚀，可以降低腐蚀工艺对硬掩模层下面的第二半导体层造成的损伤，再去除介电存储层。

Description

刻蚀闪存中介电存储层的方法
【技术领域】
本发明涉及集成电路制造领域，尤其涉及刻蚀闪存中介电存储层的方法。
【背景技术】
在集成电路制造领域，随着集成电路的特征尺寸不断降低，芯片集成度不断提高，传统的生产模式、工艺材料以及器件模型等均面临诸多挑战。
闪存是一种常见的存储器，主要通过介电存储层存储电荷，实现数据的存储和交换。典型的闪存芯片通常包括存储单元和控制单元。存储单元中用于实现电荷的读写和存储，因此存储单元中的栅结构具有双层介质结构和双层导电结构。而控制单元通过由若干个晶体管形成的控制电路，实现对存储单元工作状态的控制，因此控制单元中的晶体管的栅极只具有一层导电结构。现有技术中，通常是首先在半导体衬底表面形成双层介质结构，然后将控制单元区中双层介质结构中远离半导体衬底的一层刻蚀除去，使置于该介质层上下的两层导电层相互导通，从而在控制单元中形成只有一层导电结构的栅极。
附图1所示为现有技术一种在采用自对准浅沟槽隔离(STI)技术制作闪存的工艺中，刻蚀介电存储层的工艺流程图，通常包括如下步骤：步骤S10，提供半导体衬底以及依次位于半导体衬底上的栅介质层、第一半导体层，位于栅介质层、第一半导体层以及半导体衬底内的浅沟槽；布置于第一半导体层与浅沟槽的远离半导体衬底表面的连续的介电存储层、第二半导体层，以及具有开口结构的硬掩模层；步骤S11，以硬掩模层作为阻挡层，刻蚀第二半导体层，至露出介电存储层；步骤S12，以第二半导体层为阻挡层，干法刻蚀介电存储层和硬掩模层。
附图2至附图4所示为现有技术在采用自对准浅沟槽隔离(STI)技术制作闪存的工艺中，刻蚀介电存储层的实施步骤示意图。
附图2所示，参考步骤S10，提供半导体衬底100以及依次位于半导体衬底100上的栅介质层121、122、123和第一半导体层131、132、133，位于栅介质层121、122、123和第一半导体层131、132、133以及半导体衬底100内的浅沟槽111和112；布置于第一半导体层131、132、133与浅沟槽111和112的远离半导体衬底100表面的连续的介电存储层140、第二半导体层150，以及具有开口结构的硬掩模层160。
上述结构是制作闪存的过程中的中间结构，包括存储单元区A11和控制单元区A12。栅介质层121、122以及第一半导体层131、132位于存储单元区A11中，栅介质层123以及第一半导体层133位于存储单元区A12中，图形化的硬掩模层160在控制单元区A12中形成有开口，所述开口可以位于控制单元区A12中的任意位置。
附图3所示，参考步骤S11，以硬掩模层160作为阻挡层，通过位于控制单元区A12中的开口，刻蚀第二半导体层150，至露出介电存储层140。此步骤将硬掩模层160上的图形转移至第二半导体层150中。
附图4所示，参考步骤S12，以第二半导体层150为阻挡层，采用干法刻蚀的方法刻蚀介电存储层140和硬掩模层160。此步骤的主要目的在于将控制单元区A12中的介电存储层140位于开口下方的部分刻蚀除去。由于硬掩模层160的图形已经转移至第二半导体层130之中，因此需要将存储单元区A11和控制单元区A12的硬掩模层160除去。硬掩模层160与介电存储层140的材料通常都是氧化硅和氮化硅，因此，该步骤的另一个目的是将硬掩模层160除去。
上述方法中，介电存储层140与硬掩模层160采用同一步干法刻蚀工艺除去。由于在自对准STI工艺中，硬掩模层在STI结构112的上方的表面并不平整，存在凹陷，因此，第二半导体层150会发生凹陷，在后续生长硬掩模层160时，由于填补了凹陷，因此凹陷处硬掩模层160的厚度势必大于其他部位。因此，在采用干法刻蚀的情况下，要彻底除去硬掩模层160，特别是第二半导体层150发生凹陷部位的硬掩模层160，势必要延长干法刻蚀的时间，而延长刻蚀时间会对第二半导体层150的凹陷边缘的尖角部分造成一定程度的腐蚀，严重时上述位置的第二半导体层150可以全部被除去，影响后续工艺的继续进行。如附图5所示，为第二半导体层遭到破坏之后的扫描电镜照片，圈出的位置即为遭到破坏的第二半导体层。
【发明内容】
本发明所要解决的技术问题是，提供一种刻蚀闪存中介电存储层的方法，可以避免干法刻蚀介电存储层和硬掩模层的工艺中对位于硬掩模层下面的半导体层造成的损伤。
为了解决上述问题，本发明提供了一种刻蚀闪存中介电存储层的方法，提供半导体衬底以及依次位于半导体衬底上的栅介质层、第一半导体层，位于栅介质层、第一半导体层以及半导体衬底内的浅沟槽，布置于第一半导体层与浅沟槽的远离半导体衬底表面的连续的介电存储层、第二半导体层，以及具有开口结构的硬掩模层，所述方法包括如下步骤：以硬掩模层作为阻挡层，刻蚀第二半导体层，至露出介电存储层；去除硬掩模层；去除介电存储层。
作为可选的技术方案，所述去除硬掩模层采用湿法腐蚀的方法。
作为可选的技术方案，所述湿法腐蚀的方法采用含有HF的液体作为腐蚀液。
作为可选的技术方案，所述去除介电存储层采用干法刻蚀的方法。
作为可选的技术方案，所述干法刻蚀的方法采用含有CF4的气体作为刻蚀气体。
作为可选的技术方案，所述半导体衬底为单晶硅衬底。
作为可选的技术方案，所述栅介质层和硬掩模层的材料为氧化硅。
作为可选的技术方案，所述介电存储层中包括氧化硅-氮化硅-氧化硅三层复合结构。
作为可选的技术方案，所述第一半导体层和第二半导体层的材料为多晶硅。
作为可选的技术方案，所述刻蚀第二半导体层采用干法刻蚀的方法。
作为可选的技术方案，所述刻蚀第二半导体层的干法刻蚀方法，刻蚀气体的成分中至少含有Cl2和HBr中的一种。
本发明的优点在于，将去除硬掩模层和去除介电存储层的工艺分离，首先对硬掩模层进行腐蚀，可以降低腐蚀工艺对硬掩模层下面的第二半导体层造成的损伤，再去除介电存储层。
进一步的，利用湿法腐蚀方法选择性好的特点，可以用其作为腐蚀硬掩模层的方法。
进一步的，利用干法刻蚀方法刻蚀速度快的特点，采用干法刻蚀去除介电存储层，由于残余的介电存储层厚度较薄，平整度好，因此刻蚀持续的时间短，避免了第二半导体层受到明显的损伤。
【附图说明】
附图1所示为现有技术在采用自对准浅沟槽隔离(STI)技术制作闪存的工艺中，刻蚀介电存储层的工艺流程图；
附图2至附图4所示为现有技术在采用自对准STI技术制作闪存的工艺中，刻蚀介电存储层的实施步骤示意图；
附图5所示，为现有技术在采用自对准STI技术制作闪存的工艺中，第二半导体层遭到破坏之后的扫描电镜照片；
附图6所示为本发明提供的刻蚀闪存中介电存储层的方法的具体实施方式的工艺流程图；
附图7至附图11所示为本发明提供的刻蚀闪存中介电存储层的方法的具体实施方式的实施步骤示意图；
附图12为采用本发明提供的刻蚀闪存中介电存储层的方法的实施例得到结果的扫描电镜照片。
【具体实施方式】
下面结合附图对本发明提供的刻蚀闪存中介电存储层的方法的具体实施方式做详细说明。
附图6所示为本发明提供的刻蚀闪存中介电存储层的方法的具体实施方式的工艺流程图。包括如下步骤：步骤S20，提供半导体衬底以及依次位于半导体衬底上的栅介质层、第一半导体层，位于栅介质层、第一半导体层以及半导体衬底内的浅沟槽；布置于第一半导体层与浅沟槽的远离半导体衬底表面的连续的介电存储层、第二半导体层，以及具有开口结构的硬掩模层；步骤S21，以硬掩模层作为阻挡层，刻蚀第二半导体层，至露出介电存储层；步骤S22，去除硬掩模层；步骤S23，去除介电存储层。
附图7至附图11所示为本发明提供的刻蚀闪存中介电存储层的方法的具体实施方式的实施步骤示意图。
附图7所示，参考步骤S20，提供半导体衬底200，包括存储单元区A21和控制单元区A22。依次位于半导体衬底200表面的栅介质层221、222、223和第一半导体层231、232、233，栅介质层221、222以及第一半导体层231、232位于存储单元区A21中，栅介质层223以及第一半导体层233位于存储单元区A22中。位于栅介质层221、222、223和第一半导体层231、232、233以及半导体衬底内的浅沟槽211和212；布置于第一半导体层231、232、233与浅沟槽211和212的远离半导体衬底200表面的连续的介电存储层240、第二半导体层250，以及具有开口结构的硬掩模层260。
作为一种可选的方案，所述半导体衬底200为单晶硅衬底，第一半导体层230和第二半导体层250的一种可选的材料为多晶硅。所述栅介质层221、222、223以及硬掩模层260的一种可选的材料为氧化硅。
由硬掩模层260构成的图形主要是在控制单元区A22具有开口，将控制单元A22部分第二半导体层露出，用于后续刻蚀工艺。
由硬掩模层260构成的图形由光刻的方法形成。在先进的90nm或者更小线宽的工艺中，硬掩模层260构成的图形特征尺寸通常在0.12μm甚至更小，如此小的线宽通常需要借助侧墙(spacer)技术实现。首先制作具有较大特征尺寸的图形，然后在此图形的边缘制作侧墙，使图形的特征尺寸减小至目标尺寸。
附图8所示，为控制单元区A22中硬掩模层260开口部分以及下方对应的介电存储层240、第二半导体层250等部分放大后的细部特征示意图。介电存储层240是由第一氧化硅层241、氮化硅层242、第二氧化硅层243构成的三层复合结构，即构成目前存储器领域内主流的“ONO”型电荷存储结构，上述三层的总厚度通常为15nm左右，其中位于第一氧化硅层241与第二氧化硅层243之间的氮化硅层242的厚度通常为6nm左右。
附图9所示，参考步骤S21，以硬掩模层260作为阻挡层，刻蚀第二半导体层250，至露出介电存储层240。
所述刻蚀第二半导体层250的工艺优选采用干法刻蚀的方法，干法刻蚀的优点在于不容易产生侧向腐蚀，因此可以很好的保证图形的线宽不会增加。在第二半导体层250的材料为多晶硅的情况下，干法刻蚀优选采用含有Cl2或者HBr的气体作为刻蚀气体，也可以采用同时含有Cl2和HBr的气体作为刻蚀气体。刻蚀时间等详细参数根据第二半导体层250的厚度以及刻蚀设备的具体情况不同而具有差异。
附图10所示，参考步骤S22，去除硬掩模层260。
所述刻蚀工艺优选采用湿法腐蚀的方法，在硬掩模层260的材料为氧化硅的情况下，所述湿法腐蚀的方法优选采用含有HF的液体作为腐蚀液，包括HF的水溶液，即氢氟酸溶液，以及含有氟化铵的氢氟酸溶液，即氢氟酸的缓冲溶液。
湿法腐蚀的基本原理是利用腐蚀液中的物质与目标物质所特有的特殊化学键相结合，达到将目标物质去除，而不腐蚀其他物质的目的。此方法由于是通过同特定的化学键相结合的方法实现选择性腐蚀，因此腐蚀的选择性很好，是一种优选的技术方案。例如采用氢氟酸溶液作为腐蚀液时，对二氧化硅与硅的腐蚀速率比例通常为100以上，因此可以保证在不影响存储单元区A21中位于浅沟槽212的表面的第二半导体层250的情况下，将硬掩模层260全部腐蚀除去。
在上述过程中，露出的介电存储层240的表面为第一氧化硅层241，也会受到HF的腐蚀。但HF腐蚀氮化硅层242的速度慢于腐蚀氧化硅的速度，因此介电存储层240在此步骤中不会被完全除去。
附图11所示，参考步骤S23，去除介电存储层240。
所述刻蚀工艺优选采用干法刻蚀的方法，利用干法刻蚀方法刻蚀速度快的特点，由于残余的介电存储层240厚度较薄，平整度好，因此刻蚀持续的时间短，避免了第二半导体层250受到明显的损伤。
所述干法刻蚀的方法优选采用含有CF4的气体作为刻蚀气体。此种气体对氮化硅和氧化硅的刻蚀速度是相同的。并且，通常在存储器的结构中，介电存储层的厚度仅为十几纳米，因此干法刻蚀持续的时间短，避免了第二半导体层250受到更大的损伤。
上述的技术方案，首先采用湿法腐蚀将硬掩模层260完全除去，利用湿法腐蚀选择性好的特点，避免了去除硬掩模层260过程中，由于腐蚀时间过长对第二半导体层250造成的损伤，然后采用干法刻蚀的方法将残余的介电存储层240除去，由于硬掩模层260已经被除去，因此，此处干法刻蚀的目的仅在于除去介电存储层240的残余部分，因此时间较短，避免了第二半导体层250受到更大的损伤。
下面给出本发明提供的刻蚀闪存中介电存储层的方法的实施例。
第一步，提供单晶硅衬底，单晶硅衬底表面具有二氧化硅栅介质层、第一多晶硅层，单晶硅衬底、二氧化硅栅介质层以及第一多晶硅层中布置有浅沟槽，浅沟槽和第一多晶硅层的表面布置有ONO层、第二多晶硅层、具有图形的二氧化硅硬掩模层。
第二步，以二氧化硅硬掩模层作为阻挡层，采用Cl2作为刻蚀气体，刻蚀第二多晶硅层，至露出ONO层。
第三步，采用氢氟酸腐蚀液腐蚀二氧化硅硬掩模层，至二氧化硅硬掩模层完全除去，该腐蚀同时去除了部分ONO层。
第四步，采用CF4作为刻蚀气体，干法刻蚀露出的ONO层，至ONO层被完全除去。
附图12所示为上述步骤实施完毕后得到结果的扫描电镜照片，从照片中可以看出，第二多晶硅层形貌完整，并未遭到破坏。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种刻蚀闪存中介电存储层的方法，提供半导体衬底以及依次位于半导体衬底上的栅介质层、第一半导体层，位于栅介质层、第一半导体层以及半导体衬底内的浅沟槽，布置于第一半导体层与浅沟槽的远离半导体衬底表面的连续的介电存储层、第二半导体层，以及具有开口结构的硬掩模层，其特征在于，所述方法包括如下步骤：
以硬掩模层作为阻挡层，刻蚀第二半导体层，至露出介电存储层；
利用湿法腐蚀方法对硬掩膜层进行腐蚀，在不影响第二半导体层的情况下将硬掩膜层全部除去，而介电存储层在此步骤中不会被完全除去；
采用干法刻蚀去除介电存储层。
2.根据权利要求1所述之刻蚀闪存中介电存储层的方法，其特征在于，所述湿法腐蚀的方法采用含有HF的液体作为腐蚀液。
3.根据权利要求1所述之刻蚀闪存中介电存储层的方法，其特征在于，所述干法刻蚀的方法采用含有CF4的气体作为刻蚀气体。
4.根据权利要求1所述之刻蚀闪存中介电存储层的方法，其特征在于，所述半导体衬底为单晶硅衬底。
5.根据权利要求1所述之刻蚀闪存中介电存储层的方法，其特征在于，所述栅介质层和硬掩模层的材料为氧化硅。
6.根据权利要求1所述之刻蚀闪存中介电存储层的方法，其特征在于，所述介电存储层中包括氧化硅-氮化硅-氧化硅三层复合结构。
7.根据权利要求1所述之刻蚀闪存中介电存储层的方法，其特征在于，所述第一半导体层和第二半导体层的材料为多晶硅。
8.根据权利要求7所述之刻蚀闪存中介电存储层的方法，其特征在于，所述刻蚀第二半导体层采用干法刻蚀的方法。
9.根据权利要求8所述之刻蚀闪存中介电存储层的方法，其特征在于，所述刻蚀第二半导体层的干法刻蚀方法，刻蚀气体的成分中至少含有Cl2和HBr中的一种。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183477B (zh) * 2013-05-21 2017-11-14 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN111463340A (zh) * 2020-05-09 2020-07-28 中国科学院微电子研究所 热电堆及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643655A (zh) * 2002-03-27 2005-07-20 斯班逊有限公司 使用内存字线硬掩膜延伸部的集成电路制造方法
CN1954434A (zh) * 2004-05-11 2007-04-25 斯班逊有限公司 利用双多晶硅的位线注入

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1643655A (zh) * 2002-03-27 2005-07-20 斯班逊有限公司 使用内存字线硬掩膜延伸部的集成电路制造方法
CN1954434A (zh) * 2004-05-11 2007-04-25 斯班逊有限公司 利用双多晶硅的位线注入

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