JP4500668B2 - フラッシュメモリ素子の製造方法 - Google Patents

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Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、パターン密度に応じてトレンチ及びウォール酸化膜の形成工程を区分して行い、ウォール酸化膜も異なる厚さに形成することにより、ウォール酸化工程によるトンネル酸化膜のスマイリング現象による厚さ増加を防止することが可能なＮＡＮＤ型フラッシュメモリ素子の製造方法に関する。
０．０７μｍ以下のＮＡＮＤ型フラッシュメモリ素子の素子分離膜形成工程で最も先に検討されるべき事項は、フローティングゲートに対するトンネル酸化膜の膜質確保と整列方法であるといえる。このため、既存には、ポリシリコン膜を用いて下部ゲートプロファイルをまず確保した後、素子分離工程を行ってトンネル酸化膜の膜質を確保し、素子分離膜とフローティングゲートを自己整列して形成している。
次に、このようなフラッシュメモリ素子の製造方法を簡略に説明する。半導体基板上にトンネル酸化膜、ポリシリコン膜及びハードマスク膜を順次形成した後、素子分離マスクを用いたリソグラフィ工程及びエッチング工程でハードマスク膜をパターニングする。パターニングされたハードマスク膜をマスクとしてポリシリコン膜、トンネル酸化膜をエッチングし、半導体基板を所定の深さにエッチングしてトレンチを形成する。トレンチの内部にウォール酸化膜及びライナー酸化膜を形成した後、酸化膜を用いてトレンチを埋め込むことにより、素子分離膜を形成する。その後、ハードマスク膜を除去し、ポリシリコン膜を形成した後、パターニングしてフローティングゲートを形成する。
前記トレンチ形成工程と前記ウォール酸化膜形成工程は、パターン密度に関係なく、セル領域及び周辺回路領域で同時に行う。そして、ウォール酸化工程は、トレンチを形成するためのドライエッチングの際に半導体基板の表面ダメージによる漏れ電流を除去する目的以外にも、ＩＳＢ（Stand-by current）フェールとハンプ（hump）特性を改善するために適正かつ十分に行わなければならない工程中の一つである。ここで、ＩＳＢ（Stand-by current）フェールとはチップからセルプログラム（Cell Program）、消去（Erase）、リード（Read）のようなオペレーション（Operation）をしない状態で流れる漏洩電流のことであり、このようなスタンバイ（Stand-by）状態で漏洩電流が多く流れることになると、望んでいないパワー（Power）の消耗が多いため問題となる。したがって、ウォール酸化膜は、パターン密度が粗大な領域を基準として十分な厚さに行わなければならない。しかし、パターン密度の粗大な領域、特にゲートのサイズが大きい周辺回路領域を基準としてウォール酸化膜を形成すると、パターン密度の稠密な領域、特にゲートのサイズが小さくなるセル領域でウォール酸化工程によってトンネル酸化膜のサイドスマイリング現象が発生してトンネル酸化膜の厚さが増加し、トンネル酸化膜の膜質が低下するという問題点が発生する。これは後続の工程で誘電体膜を形成した後のアニーリング工程と再酸化工程でさらに激しくなる。トンネル酸化膜の厚さ増加によってＮＡＮＤ型フラッシュメモリ素子の最も基本的な素子特性である読み出し及び書き込み動作のフェールを誘発させる。
熱工程によるトンネル酸化膜の厚さ増加は、ゲートのサイズが小さければ小さいほど、素子に及ぼす影響が大きい。また、アクティブ領域よりもフローティングゲートのサイズが小さければ小さいほど、スマイリング効果にトンネリング効果が加わってトンネル酸化膜の厚さはさらに増加する。
そこで、本発明の目的は、ウォール酸化工程によるトンネル酸化膜の厚さ増加を防止することができるため、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、パターン密度に応じてトレンチ及びウォール酸化膜の形成工程を分離して行い、ウォール酸化膜の厚さも異にすることにより、ウォール酸化工程によるトンネル酸化膜の厚さ増加を防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係るフラッシュメモリ素子の製造方法は、第１領域及び第２領域の確定された半導体基板の上部にトンネル酸化膜、ポリシリコン膜及びハードマスク膜を順次形成する段階と、前記第２領域の前記ハードマスク膜、前記ポリシリコン膜及び前記トンネル酸化膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングして第１トレンチを形成する段階と、前記第１トレンチの上部に第１ウォール酸化膜を形成する段階と、前記第１トレンチが埋め込まれるように、全体構造上部に第１絶縁膜を形成する段階と、前記第１領域の前記第１絶縁膜、前記ハードマスク膜、前記ポリシリコン膜及び前記トンネル酸化膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングして第２トレンチを形成する段階と、前記第２領域の全体が前記第１絶縁膜で覆われた状態で、前記第２トレンチの上部に第２ウォール酸化膜を形成する段階と、前記第２トレンチが埋め込まれるように、前記第１絶縁膜及び前記第２ウォール酸化膜を含む全体構造上部に第２絶縁膜を形成する段階と、前記第１及び第２絶縁膜を研磨して平坦化させた後、前記ハードマスク膜を除去する段階とを含むことを特徴とする。
前記第１領域はパターン密度の稠密な領域であり、前記第２領域はパターン密度の粗大な領域である。
前記第１領域はセル領域であり、前記第２領域は周辺回路領域である。
前記第１領域はゲートのサイズが小さく形成される領域であり、前記第２領域はゲートのサイズが大きく形成される領域である。
前記第１ウォール酸化膜は前記第２ウォール酸化膜よりも厚く形成される。
前記第１ウォール酸化膜は３０Å以上、且つ６０Å以下の厚さに形成され、前記第２ウォール酸化膜は１０Å以上、且つ３０Å以下の厚さに形成される。
前記第１及び第２ウォール酸化膜は７５０℃以上、且つ８５０℃以下のドライ酸化工程によって形成される。
前記第１及び第２絶縁膜はＨＤＰ（High Density Plasma）酸化膜を含む。
本発明によれば、パターン密度に応じてトレンチ及びウォール酸化膜の形成工程を区分し、ウォール酸化膜も異なる厚さに形成することにより、ウォール酸化工程によるトンネル酸化膜のスマイリング現象による厚さ増加を防止することができるため、素子の信頼性を向上させることができる。
以下、添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
図１（ａ）〜図３（ａ）は本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
図１（ａ）を参照すると、パターン密度の稠密な領域（Ａ）及びパターン密度の粗大な領域（Ｂ）が確定された半導体基板１１の上部にトンネル酸化膜１２、ポリシリコン膜１３及びハードマスク膜１４を順次形成した後、第１感光膜１５を形成する。ここで、パターン密度の稠密な領域（Ａ）はゲートのサイズが小さく形成されるセル領域であり、パターン密度の粗大な領域（Ｂ）はゲートのサイズが大きく形成される周辺回路領域であるといえる。その次、パターン密度の粗大な領域（Ｂ）の第１感光膜１５をパターニングする。
図１（ｂ）を参照すると、パターン密度の粗大な領域（Ｂ）のパターニングされた第１感光膜１５をマスクとしてハードマスク１４、ポリシリコン膜１３及びトンネル酸化膜１２の所定の領域をエッチングして半導体基板１１を露出させ、続くエッチング工程で半導体基板１１を所定の深さにエッチングして第１トレンチ１を形成する。その後、第１感光膜１５を除去した後、第１トレンチ１の上部に酸化工程による第１ウォール酸化膜１６を形成し、ライナー酸化膜（図示せず）を形成する。ここで、第１ウォール酸化膜１６は、７５０℃以上、且つ８５０℃以下のドライ酸化工程を用いて３０Å以上、且つ６０Å以下の厚さに形成する。次いで、第１トレンチ１が埋め込まれるように全体構造上部に第１絶縁膜１７、例えばＨＤＰ（High Density Plasma）酸化膜を形成する。この際、パターン密度の粗大な領域（Ｂ）は、ウォール酸化工程によってもトンネル酸化膜１２のスマイリング現象が発生しないため、トンネル酸化膜１２の厚さは増加しない。一方、パターン密度の粗大な領域（Ｂ）の第１トレンチ１が埋め込まれるように第１絶縁膜１７が形成されるとき、パターン密度の稠密な領域（Ａ）のハードマスク膜１４の上部に第１絶縁膜１７が所定の厚さに形成される。
図２（ａ）を参照すると、全体構造上部に第２感光膜１８を形成した後、小さくゲートが形成されるパターン密度の稠密な領域（Ａ）の第２感光膜１８をパターニングする。
図２（ｂ）を参照すると、パターニングされた第２感光膜１８をマスクとしてパターン密度の稠密な領域（Ａ）の第１絶縁膜１７、ハードマスク膜１４、ポリシリコン膜１３及びトンネル酸化膜１２の所定の領域をエッチングして半導体基板１１を露出させ、続くエッチング工程で半導体基板１１を所定の深さにエッチングして第２トレンチ２を形成する。その後、第２感光膜１８を除去した後、パターン密度の稠密な領域（Ａ）の第２トレンチ２の上部に酸化工程による第２ウォール酸化膜１９を形成し、ライナー酸化膜（図示せず）を形成する。ここで、パターン密度の稠密な領域（Ａ）の第２トレンチ２の上部に形成された第２ウォール酸化膜１９は、パターン密度の粗大な領域（Ｂ）の第１トレンチ１の上部に形成された第１ウォール酸化膜１６よりも薄い厚さに形成することが好ましい。即ち、第１ウォール酸化膜１６は第２ウォール酸化膜１９よりも厚く形成される。例えば、第２ウォール酸化膜１９は、７５０℃以上、且つ８５０℃以下のドライ酸化工程を用いて１０Å以上、且つ３０Å以下の厚さに形成する。そして、第２トレンチ２が埋め込まれるように、全体構造上部に第２絶縁膜２０、例えばＨＤＰ酸化膜を形成する。
図３（ａ）を参照すると、ＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）工程を行って第１絶縁膜１７及び第２絶縁膜２０を研磨して平坦化させ、Ｈ３ＰＯ４溶液を用いたウェットエッチング工程でハードマスク膜１４を除去する。
図３（ｂ）を参照すると、第１及び第２絶縁膜１７及び２０をトンネル酸化膜１２が露出しない程度の厚さにエッチングして素子分離膜を形成する。
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来、特に、パターン密度に応じてトレンチ及びウォール酸化膜の形成工程を区分して行い、ウォール酸化膜も異なる厚さに形成することにより、ウォール酸化工程によるトンネル酸化膜のスマイリング現象による厚さ増加を防止することが可能なＮＡＮＤ型フラッシュメモリ素子の製造方法に適用出来る。
本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。 本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。 本発明に係るフラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
Ａ…パターン密度の稠密な領域
Ｂ…パターン密度の粗大な領域
１１…半導体基板
１２…トンネル酸化膜
１３…ポリシリコン膜
１４…ハードマスク膜
１５…第１感光膜
１６…第１ウォール酸化膜
１７…第１絶縁膜
１８…第２感光膜
１９…第２ウォール酸化膜
２０…第２絶縁膜

Claims (8)

  1. 第１領域及び第２領域の確定された半導体基板の上部にトンネル酸化膜、ポリシリコン膜及びハードマスク膜を順次形成する段階と、
    前記第２領域の前記ハードマスク膜、前記ポリシリコン膜及び前記トンネル酸化膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングして第１トレンチを形成する段階と、
    前記第１トレンチの上部に第１ウォール酸化膜を形成する段階と、
    前記第１トレンチが埋め込まれるように、全体構造上部に第１絶縁膜を形成する段階と、
    前記第１領域の前記第１絶縁膜、前記ハードマスク膜、前記ポリシリコン膜及び前記トンネル酸化膜の所定の領域をエッチングした後、前記半導体基板を所定の深さにエッチングして第２トレンチを形成する段階と、
    前記第２領域の全体が前記第１絶縁膜で覆われた状態で、前記第２トレンチの上部に第２ウォール酸化膜を形成する段階と、
    前記第２トレンチが埋め込まれるように、前記第１絶縁膜及び前記第２ウォール酸化膜を含む全体構造上部に第２絶縁膜を形成する段階と、
    前記第１及び第２絶縁膜を研磨して平坦化させた後、前記ハードマスク膜を除去する段階と、
    を含むことを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記第１領域はパターン密度の稠密な領域であり、前記第２領域はパターン密度の粗大な領域であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記第１領域はセル領域であり、前記第２領域は周辺回路領域であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  4. 前記第１領域はゲートのサイズが小さく形成される領域であり、前記第２領域はゲートのサイズが大きく形成される領域であることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  5. 前記第１ウォール酸化膜は、前記第２ウォール酸化膜よりも厚く形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  6. 前記第１ウォール酸化膜は３０Å以上、且つ６０Å以下の厚さに形成され、前記第２ウォール酸化膜は１０Å以上、且つ３０Å以下の厚さに形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  7. 前記第１及び第２ウォール酸化膜は、７５０℃以上、且つ８５０℃以下のドライ酸化工程によって形成されることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  8. 前記第１及び第２絶縁膜は、ＨＤＰ酸化膜を含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
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