JP3578688B2 - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法 Download PDFInfo
- Publication number
- JP3578688B2 JP3578688B2 JP36749099A JP36749099A JP3578688B2 JP 3578688 B2 JP3578688 B2 JP 3578688B2 JP 36749099 A JP36749099 A JP 36749099A JP 36749099 A JP36749099 A JP 36749099A JP 3578688 B2 JP3578688 B2 JP 3578688B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon substrate
- region
- logic transistor
- buried oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title description 20
- 239000000758 substrate Substances 0.000 claims description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 20
- 238000002955 isolation Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Description
【発明の属する技術分野】
本発明は、不揮発性メモリの製造方法に関し、特に、ロジックトランジスタとフラッシュセルを1チップ内に集積するSTI分離構造の素子に用いて好適な不揮発性メモリの製造方法に関する。
【0002】
【従来の技術】
従来の不揮発性メモリの製造方法について、図6を参照して説明する。図6は従来の不揮発性メモリの製造方法を模式的に示す工程断面図である。まず、図6(a)に示すように、シリコン基板1上にPAD酸化膜3、ストッパ−窒化膜4を堆積した後、その上にレジストパターンを形成し、ストッパ−窒化膜4、PAD酸化膜3、シリコン基板1を順次エッチングした後、STI埋め込み酸化膜2によってエッチングした部分を埋め込む。
【0003】
次に、図6(b)に示すように、シリコン基板1の表面をCMP(Chemical Mechanical Polishing)法により、突出したSTI埋め込み酸化膜2及びストッパー酸化膜4の一部をエッチングして基板表面を平坦化する。
【0004】
次に、図6(c)に示すように、ストッパー窒化膜4とPAD酸化膜3とをエッチングする。この際、シリコン基板1面とSTI埋め込み酸化膜2面の高さが同じになるように、PAD酸化膜3のエッチング時間をコントロールする。これは、微細なゲートをパターニングする際、段差をまたがるようにゲートが形成されると、均一な形状にパターン形成をすることができないからである。
【0005】
そして、図6(d)に示すように、公知の方法により、フラッシュEEPROM及びロジックトランジスタを1チップ内に作成する。
【0006】
【発明が解決しようとする課題】
上述した従来の不揮発性メモリの製造方法では、フラッシュセルのトンネル酸化膜14の膜厚が、ストッパ酸化膜4及びPAD酸化膜3のエッチングによって生じたディボットの影響で不均一になり、フラッシュメモリの信頼性が損なわれてしまうという問題がある。
【0007】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、不揮発性メモリのフローティングゲート下に形成されるトンネル酸化膜の膜厚を均一にし、信頼性を向上させることができる不揮発性メモリの製造方法を提供することにある。
【0008】
【課題を解決するための手段】
【0009】
本発明は、第1の視点において、(a)シリコン基板とその上に形成したPAD酸化膜とストッパ窒化膜とを所定の形状にエッチングし、基板全面に埋め込み酸化膜を形成した後、前記ストッパ窒化膜が露出するまで平坦化することによって、フラッシュメモリセル領域とロジックトランジスタ領域とを分離形成する工程と、(b)前記埋め込み酸化膜が前記シリコン基板表面から突出するように、前記シリコン基板面が露出するまで前記PAD酸化膜及びストッパ窒化膜をエッチングする工程と、(c)前記(b)の工程のエッチングにより薄くなった前記埋め込み酸化膜の内壁にサイドウォール酸化膜を形成する工程と、(d)前記フラッシュメモリセル領域にレジストを被覆し、露出した前記ロジックトランジスタ領域の前記埋め込み酸化膜及び前記サイドウォール酸化膜をエッチングすることによって前記ロジックトランジスタ領域を平坦化する工程と、(e)前記フラッシュメモリセル領域の前記サイドウォール酸化膜に挟まれた領域にゲート酸化膜を形成する工程と、を少なくとも有するものである。
【0010】
また、本発明は、第2の視点において、(a)シリコン基板とその上に形成したPAD酸化膜とストッパ窒化膜とを所定の形状にエッチングし、基板全面に埋め込み酸化膜を形成した後、前記ストッパ窒化膜が露出するまで平坦化することによって、フラッシュメモリセル領域とロジックトランジスタ領域とを分離形成する工程と、(b)前記埋め込み酸化膜が前記シリコン基板表面から突出するように、前記シリコン基板面が露出するまで前記PAD酸化膜及びストッパ窒化膜をエッチングする工程と、(c)前記フラッシュメモリセル領域にレジストを被覆し、露出した前記ロジックトランジスタ領域の前記埋め込み酸化膜をエッチングすることによって前記ロジックトランジスタ領域を平坦化する工程と、(d)前記シリコン基板全面に酸化膜を堆積しエッチバックすることによって、前記フラッシュメモリセル領域の前記埋め込み酸化膜の内壁にサイドウォール酸化膜を形成すると共に、前記ロジックトランジスタ領域の前記埋め込み酸化膜に生じた窪みを埋める工程と、(e)前記フラッシュメモリセル領域の前記サイドウォール酸化膜に挟まれた領域にゲート酸化膜を形成する工程と、を少なくとも有するものである。
【0011】
このように、本発明は、フラッシュEEPROMとロジックトランジスタを1チップに集積する際、フラッシュEEPROMの信頼性とロジックトランジスタの性能を両立させるための製造方法と構造に関するものであり、これを実現するために、フラッシュEEPROMを形成する領域にはSTI素子分離を形成する時にサイドウォールを作成し、素子分離領域にできるディボットに、フラッシュEEPROMのトンネル酸化膜が重ならないようにするものである。
【0012】
【発明の実施の形態】
本発明に係る不揮発性メモリは、その好ましい一実施の形態において、埋め込み酸化膜(図3の2)によって、ロジックトランジスタ領域とフラッシュセル領域とが分離形成され、フラッシュセル領域は、埋め込み酸化膜がシリコン基板表面から突出するように配設され、その突出部内壁にはサイドウォール酸化膜(図3の5)が形成され、サイドウォール酸化膜に囲まれたシリコン基板表面にトンネル酸化膜(図3の14)を設けることにより、トンネル酸化膜の膜厚を均一にすることができ、不揮発性メモリの信頼性の向上が図られる。
【0013】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。
【0014】
[実施例1]
まず、本発明の第1の実施例に係る不揮発性メモリ及ぶその製造方法について、図1乃至図3を参照して説明する。図1は、ロジックトランジスタとフラッシュセルを1チップに集積した不揮発性メモリの構成を説明するための平面図である。また、図2及び図3は、本発明の第1の実施例に係る不揮発性メモリの製造工程を模式的に示す工程断面図であり、作図の都合上、分図したものである。なお、図2及び図3は、図1のA−B線における断面を示している。
【0015】
本実施例の不揮発性メモリの製造方法について、図2及び図3を用いて説明する。まず、図2(a)に示すように、シリコン基板1上にPAD酸化膜3、ストッパ−窒化膜4を堆積し、その上にレジストパターンを形成して、ストッパ−窒化膜4、PAD酸化膜3及びシリコン基板1を順次エッチングする。その後、STI埋め込み酸化膜2によってエッチングした部分を埋め込むことにより、STI分離領域を形成する。
【0016】
次に、図2(b)に示すように、ストッパー窒化膜4が露出するまで、表面に突出したSTI埋め込み酸化膜2をCMP法によりエッチングし、基板表面を平坦化する。
【0017】
その後、図2(c)に示すように、ストッパー窒化膜4とPAD酸化膜3とをウェット系の薬液によりエッチングする。この際、STI埋め込み酸化膜2がシリコン基板1表面より突出した形状になるようにPAD酸化膜3のエッチング時間を調節する。
【0018】
次に、図2(d)に示すように、ウェハ全面に、例えば、CVD法等により酸化膜を堆積し、エッチバック法によって、基板から突出したSTI埋め込み酸化膜2の側壁にサイドウォール5を形成する。
【0019】
次に、図3(e)に示すように、レジスト6により、フラッシュEEPROMを形成する領域を覆う。そして、ロジックトランジスタを形成する領域の基板面とSTI埋め込み酸化膜2面の高さが同じになるように、サイドウォール酸化膜5およびSTI埋め込み酸化膜2をエッチングする。これは、高性能ロジックトランジスタに必須である微細なゲートをパターニングする際、シリコン基板1とSTI埋め込み酸化膜2の高さが異なると、リソグラフィー工程で焦点を合わせることができず、均一な形状にパタン形成することができなくなるからである。
【0020】
そして、図3(g)に示すように、通常の方法により、フラッシュEEPROM及びロジックトランジスタを1チップ内に作成する。
【0021】
このように、本実施例の不揮発性メモリの製造方法によれば、ストッパ酸化膜4及びPAD酸化膜3除去後、STI埋め込み酸化膜2側壁にサイドウォール酸化膜5を形成することによって、フラッシュEEPROMのトンネル酸化膜14が素子分離領域のディボットに重ならない構造にすることができるため、トンネル酸化膜14の膜厚を均一にすることができ、不揮発性メモリの信頼性を向上させることができる。
【0022】
[実施例2]
次に、本発明の第2の実施例に係る不揮発性メモリの製造方法について、図4及び図5を参照して説明する。図4及び図5は、第2の実施例に係る不揮発性メモリの製造工程を模式的に示す工程断面図であり、作図の都合上分図したものである。
【0023】
まず、前記した第1の実施例と同様に、シリコン基板1上にPAD酸化膜3、ストッパ−窒化膜4を堆積し、その上にレジストパターンを形成し、ストッパ−窒化膜4、PAD酸化膜3、シリコン基板1をエッチングした後、STI埋め込み酸化膜2によって埋め込むことにより、STI分離領域を形成する(図4(a)参照)。
【0024】
次に、図4(b)に示すように、ストッパー窒化膜4が露出するまで、シリコン基板1表面のSTI埋め込み酸化膜2をCMP法によりエッチングし、基板表面を平坦化する。
【0025】
その後、図4(c)に示すように、ストッパー窒化膜4とPAD酸化膜3とをウェット系の薬液によりエッチングする。この際、STI埋め込み酸化膜2がシリコン基板1表面より突出した形状になるように、PAD酸化膜3のエッチング時間を調節する。
【0026】
ここで、前記した第1の実施例では、基板全面に酸化膜を堆積してサイドウォール5を形成したが、本実施例では図5(f)の工程で酸化膜を堆積し、サイドウォール5を形成すると共に、基板の平坦化を同時に図ることを特徴としている。
【0027】
次に、図4(d)に示すように、レジスト6により、フラッシュEEPROMを形成する領域を覆う。そして、図5(e)に示すように、ロジックトランジスタを形成する領域のシリコン基板1面とSTI埋め込み酸化膜2面の高さが同じになるように、STI埋め込み酸化膜2をエッチングする。これは、前記した第1の実施例と同様に、高性能ロジックトランジスタに必須である微細なゲートをパターニングする際、シリコン基板1とSTI埋め込み酸化膜2の高さが異なると、リソグラフィー工程で焦点を合わせることができず、均一な形状にパタン形成をすることができなくなるからである。
【0028】
次に、本実施例では、図5(f)に示すように、フラッシュセル領域のSTI埋め込み酸化膜2の側壁にサイドウォール5を形成するために、ウェハ全面にCVD法等により酸化膜14を堆積する。
【0029】
その後、図5(g)に示すように、エッチバック法によって、フラッシュセル領域にはシリコン基板1から突出したSTI埋め込み酸化膜2の側壁にサイドウォール5を形成し、同時にロジックトランジスタ領域は、STI埋め込み酸化膜2に生じた窪みを緩和する。
【0030】
そして、図5(h)に示すように、通常の方法により、フラッシュEEPROM及びロジックトランジスタを1チップ内に作成する。
【0031】
このように、本実施例の不揮発性メモリの製造方法によれば、前記した第1の実施例と同様に、STI埋め込み酸化膜2側壁にサイドウォール酸化膜5を形成することによって、フラッシュEEPROMのトンネル酸化膜14が素子分離領域のディボットに重ならない構造にすることができるため、トンネル酸化膜14の膜厚を均一にすることができ、不揮発性メモリの信頼性を向上させることができる。更に、本実施例では、ロジックトランジスタのディボットもエッチバックにより平坦化されるため、ロジックトランジスタのゲート形状も改善することができるという効果を得ることができる。
【0032】
【発明の効果】
以上説明したように、本発明によれば、ロジックトランジスタの性能を損なうことなく、フラッシュEEPROMの信頼性を向上させることができるという効果を奏する。
【0033】
その理由は、フラッシュセル領域のSTI埋め込み酸化膜の側壁にサイドウォールを形成することにより、フラッシュEEPROMのトンネル酸化膜が素子分離領域のディボットに重ならないため、トンネル酸化膜の膜厚を均一にすることができ、また、欠陥の減少により膜質を向上させることができるからである。
【図面の簡単な説明】
【図1】ロジックトランジスタを含む不揮発性メモリの構成を示す平面図である。
【図2】本発明の第1の実施例に係る不揮発性メモリの製造工程を模式的示す工程断面図であり、図1のA−B線における断面図である。
【図3】本発明の第1の実施例に係る不揮発性メモリの製造工程を模式的示す工程断面図であり、図1のA−B線における断面図である。
【図4】本発明の第2の実施例に係る不揮発性メモリの製造工程を模式的示す工程断面図であり、図1のA−B線における断面図である。
【図5】本発明の第2の実施例に係る不揮発性メモリの製造工程を模式的示す工程断面図であり、図1のA−B線における断面図である。
【図6】従来の不揮発性メモリの製造工程を模式的示す工程断面図であり、図1のA−B線における断面図である。
【符号の説明】
1 シリコン基板
2 STI埋め込み酸化膜
3 PAD酸化膜
4 ストッパー窒化膜
5 サイドウォール
6 レジスト
7 ゲート絶縁膜
8 ロジックゲート
9 フローティングゲート
10 絶縁膜
11 コントロールゲート
12 ドレインコンタクト
13 ソースコンタクト
14 トンネル酸化膜
15 トンネル酸化膜が不均一になる部分
16 酸化膜
Claims (2)
- (a)シリコン基板とその上に形成したPAD酸化膜とストッパ窒化膜とを所定の形状にエッチングし、基板全面に埋め込み酸化膜を形成した後、前記ストッパ窒化膜が露出するまで平坦化することによって、フラッシュメモリセル領域とロジックトランジスタ領域とを分離形成する工程と、
(b)前記埋め込み酸化膜が前記シリコン基板表面から突出するように、前記シリコン基板面が露出するまで前記PAD酸化膜及びストッパ窒化膜をエッチングする工程と、
(c)前記(b)の工程のエッチングにより薄くなった前記埋め込み酸化膜の内壁にサイドウォール酸化膜を形成する工程と、
(d)前記フラッシュメモリセル領域にレジストを被覆し、露出した前記ロジックトランジスタ領域の前記埋め込み酸化膜及び前記サイドウォール酸化膜をエッチングすることによって前記ロジックトランジスタ領域を平坦化する工程と、
(e)前記フラッシュメモリセル領域の前記サイドウォール酸化膜に挟まれた領域にゲート酸化膜を形成する工程と、を少なくとも有する、ことを特徴とする不揮発性メモリの製造方法。 - (a)シリコン基板とその上に形成したPAD酸化膜とストッパ窒化膜とを所定の形状にエッチングし、基板全面に埋め込み酸化膜を形成した後、前記ストッパ窒化膜が露出するまで平坦化することによって、フラッシュメモリセル領域とロジックトランジスタ領域とを分離形成する工程と、
(b)前記埋め込み酸化膜が前記シリコン基板表面から突出するように、前記シリコン基板面が露出するまで前記PAD酸化膜及びストッパ窒化膜をエッチングする工程と、
(c)前記フラッシュメモリセル領域にレジストを被覆し、露出した前記ロジックトランジスタ領域の前記埋め込み酸化膜をエッチングすることによって前記ロジックトランジスタ領域を平坦化する工程と、
(d)前記シリコン基板全面に酸化膜を堆積しエッチバックすることによって、前記フラッシュメモリセル領域の前記埋め込み酸化膜の内壁にサイドウォール酸化膜を形成すると共に、前記ロジックトランジスタ領域の前記埋め込み酸化膜に生じた窪みを埋める工程と、
(e)前記フラッシュメモリセル領域の前記サイドウォール酸化膜に挟まれた領域にゲート酸化膜を形成する工程と、を少なくとも有する、ことを特徴とする不揮発性メモリの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36749099A JP3578688B2 (ja) | 1999-12-24 | 1999-12-24 | 不揮発性メモリの製造方法 |
US09/745,725 US6613631B2 (en) | 1999-12-24 | 2000-12-26 | Method of forming a non-volatile semiconductor memory device with a tunnel barrier film defined by side walls |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36749099A JP3578688B2 (ja) | 1999-12-24 | 1999-12-24 | 不揮発性メモリの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001185706A JP2001185706A (ja) | 2001-07-06 |
JP3578688B2 true JP3578688B2 (ja) | 2004-10-20 |
Family
ID=18489444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36749099A Expired - Fee Related JP3578688B2 (ja) | 1999-12-24 | 1999-12-24 | 不揮発性メモリの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6613631B2 (ja) |
JP (1) | JP3578688B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6841447B1 (en) * | 2002-08-30 | 2005-01-11 | Lattice Semiconductor Corporation | EEPROM device having an isolation-bounded tunnel capacitor and fabrication process |
KR100456702B1 (ko) * | 2002-12-05 | 2004-11-10 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀들 및 그 형성방법 |
US7202523B2 (en) * | 2003-11-17 | 2007-04-10 | Micron Technology, Inc. | NROM flash memory devices on ultrathin silicon |
US7307002B2 (en) * | 2005-04-04 | 2007-12-11 | Spansion Llc | Non-critical complementary masking method for poly-1 definition in flash memory device fabrication |
US7494933B2 (en) * | 2006-06-16 | 2009-02-24 | Synopsys, Inc. | Method for achieving uniform etch depth using ion implantation and a timed etch |
US7968425B2 (en) * | 2006-07-14 | 2011-06-28 | Micron Technology, Inc. | Isolation regions |
US10672427B2 (en) * | 2016-11-18 | 2020-06-02 | Wostec, Inc. | Optical memory devices using a silicon wire grid polarizer and methods of making and using |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3311044B2 (ja) * | 1992-10-27 | 2002-08-05 | 株式会社東芝 | 半導体装置の製造方法 |
JP2626523B2 (ja) * | 1993-12-01 | 1997-07-02 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
JP3435786B2 (ja) * | 1994-03-31 | 2003-08-11 | 株式会社日立製作所 | 不揮発性半導体記憶装置の製造方法 |
US5640032A (en) * | 1994-09-09 | 1997-06-17 | Nippon Steel Corporation | Non-volatile semiconductor memory device with improved rewrite speed |
JP3967440B2 (ja) * | 1997-12-09 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
JP2001189439A (ja) * | 2000-01-05 | 2001-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
-
1999
- 1999-12-24 JP JP36749099A patent/JP3578688B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-26 US US09/745,725 patent/US6613631B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001185706A (ja) | 2001-07-06 |
US20010005332A1 (en) | 2001-06-28 |
US6613631B2 (en) | 2003-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4463463B2 (ja) | Sonosフラッシュメモリ素子形成方法 | |
US6153472A (en) | Method for fabricating a flash memory | |
US7508048B2 (en) | Methods of fabricating a semiconductor device having multi-gate insulation layers and semiconductor devices fabricated thereby | |
US7037784B1 (en) | Method of forming floating gate electrode of flash memory device | |
JP2003188251A (ja) | トレンチ素子分離構造を有する半導体素子及びその製造方法 | |
JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
US6008112A (en) | Method for planarized self-aligned floating gate to isolation | |
KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
JP5690489B2 (ja) | 半導体素子の形成方法 | |
JP2006504264A (ja) | 半導体装置にシャロートレンチアイソレーション構造を形成する方法 | |
JP3578688B2 (ja) | 不揮発性メモリの製造方法 | |
JP4500668B2 (ja) | フラッシュメモリ素子の製造方法 | |
JP3645142B2 (ja) | 半導体ウエハの処理方法ならびに半導体装置の製造方法 | |
JP3314748B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
KR19990088349A (ko) | 비휘발성반도체메모리및그제조방법 | |
US20050014333A1 (en) | Method for manufacturing a semiconductor device | |
US20050029580A1 (en) | Method of fabricating flash memory device using sidewall process | |
US20050136619A1 (en) | Semiconductor devices and methods of forming a trench in a semiconductor device | |
KR100475050B1 (ko) | 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조 | |
US7517811B2 (en) | Method for fabricating a floating gate of flash rom | |
US7122428B2 (en) | Device isolation method of semiconductor memory device and flash memory device fabricating method using the same | |
KR100214534B1 (ko) | 반도체소자의 소자격리구조 형성방법 | |
JP3588449B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP2003046078A (ja) | Mosトランジスタ及びその形成方法 | |
US8236649B2 (en) | Semiconductor memory device with spacer shape floating gate and manufacturing method of the semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040615 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040713 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070723 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110723 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120723 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |