JP5690489B2 - 半導体素子の形成方法 - Google Patents

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Description

本発明は、半導体素子及びその形成方法に関する。より詳しくは、半導体基板にウォール酸化膜を形成する半導体素子及びその形成方法に関する。
最近、半導体素子の微細化及び高集積化が進められるに伴い、メモリ容量の増加に比例して全体的なチップ(chip)の面積は増加しているものの、実際に半導体素子のパターンが形成されるセル(cell)領域の面積は減少している。したがって、所望のメモリ容量を確保するためには、限定されたセル領域内により多量のパターンが形成されなければならないので、パターンの線幅(critical dimension)は減少しながら漸次微細化している。このように線幅の微細なパターンを形成するため、リソグラフィ工程(Lithography Process)の発展が求められる。
リソグラフィ工程とは、基板の上部に感光膜(photoresist)を塗布し、365nm、248nm、193nm及び153nmなどの波長の長さを有する光源を利用し、微細パターンが画成された露光マスクを用いて感光膜に露光工程を行なったあと、現像(development)工程を行なって微細パターンを画成する感光膜パターンを形成する工程である。
このようなリソグラフィ工程は、R=k1×λ/NAのように光源の波長(λ)と開口数(Numerical Aperture:NA)に従って該解像度(R)が定められる。前記式でk1は工程定数を意味するが、これは物理的な限界を有するので、通常的な方法でその値を減少させるのは殆ど不可能であり、短波長を利用する露光装置とともに前記短波長に対し反応性の高い感光膜物質を新たに開発しなければならないので、短波長以下の線幅を有する微細パターンを形成するのが困難である。
したがって、露光装置の工程能を考慮したパターンを二重に重畳させることにより、露光装置や露光条件の変更なく微細なパターンが形成できるようにするダブルパターニング工程(Double Patterning Technology;以下、「DPT」と記す)が開発された。ひいては、このダブルパターニング工程と類似するが、二重露光や二重パターニングの不要なスペーサパターニング工程(Spacer Patterning Technology;以下、「SPT」と記す)が開発され研究されている実情である。
本発明は、前記のような従来の問題点を解決するためのものであって、半導体基板で活性領域の面積の確保が容易であり、格納電極コンタクトの抵抗を減少させることができ、半導体素子の線幅を効果的に減少させることができる半導体素子の形成方法を提供することに目的がある。
本発明に係る半導体素子の形成方法は、半導体基板にライン形態の第1トレンチを形成するステップと、前記第1トレンチの表面にウォール酸化膜を形成するステップと、前記ウォール酸化膜が形成された第1トレンチに酸化膜を埋め込んでライン形態の活性領域を画成するステップと、前記ライン形態の活性領域を分離する第2トレンチを形成し、複数の分離された活性領域を形成するステップと、前記第1トレンチ及び前記第2トレンチに酸化膜を埋め込んで素子分離膜を形成するステップとを含んで、半導体基板で活性領域の面積の確保が容易であり、格納電極コンタクトの抵抗を減少させることができることを特徴とする。
さらに、前記第1トレンチの表面にウォール酸化膜を形成するステップ以後、前記ウォール酸化膜が形成された第1トレンチの表面にライナー窒化膜及びライナー酸化膜を形成するステップをさらに含み、前記第1トレンチに酸化膜を埋め込むステップは、前記第1トレンチを含む半導体基板に酸化膜を蒸着するステップと、前記半導体基板を食刻静止層としてCMPを行なって前記第1トレンチの上部の酸化膜を除去するステップとを含むのが好ましい。
さらに、前記酸化膜は、SOD(Spin On Dielectric)酸化膜、HDP酸化膜(High Density Plasma)またはHARP(High Aspect Ratio Process)酸化膜の何れか1つ以上を含んで形成されるのが好ましく、前記第2トレンチに酸化膜を埋め込むステップは、前記第2トレンチを含む半導体基板に酸化膜を蒸着するステップと、前記半導体基板を食刻静止層としてCMPを行なって前記第2トレンチの上部の酸化膜を除去するステップとを含むことを特徴とする。
併せて、前記第1トレンチを形成するステップは、前記半導体基板にハードマスク層を形成するステップと、前記ハードマスク層の上部にスペーサを形成するステップと、前記スペーサをマスクとして前記ハードマスク及び前記半導体基板を食刻するステップとを含むのが好ましい。
なお、前記ハードマスク層を形成するステップは、前記半導体基板に第1非晶質炭素層、第1シリコン酸化窒化膜、ポリシリコン層、第2非晶質炭素層及び第2シリコン酸化窒化膜を形成するステップを含むことを特徴とし、前記スペーサを形成するステップは、前記ハードマスク層の上部にパーティションを形成するステップと、前記パーティションを含んだ全面に酸化膜を蒸着したあと、エッチバック工程を行なって前記パーティションの側面にスペーサを形成するステップと、前記パーティションを除去するステップとを含むのが好ましい。
さらに、前記スペーサを形成したあと、半導体基板で周辺回路領域にパターンを形成するステップをさらに含むことを特徴とする。
さらに、前記第1トレンチを形成するステップは、前記半導体基板に第1非晶質炭素層、第1シリコン酸化窒化膜、ポリシリコン層、第2非晶質炭素層及び第2シリコン酸化窒化膜を形成するステップと、前記第2シリコン酸化窒化膜の上部に感光膜パターンを形成するステップと、前記感光膜パターンをマスクとして前記第2シリコン酸化窒化膜及び前記第2非晶質炭素層を食刻したあと、前記感光膜パターン及び前記第2シリコン酸化窒化膜を除去してパーティション(Partition)を形成するステップと、前記パーティション及びポリシリコン層の上部に酸化膜を蒸着したあと、エッチバック工程を行なって前記パーティションの側面にスペーサを形成するステップと、前記パーティションを除去するステップと、前記スペーサをマスクとして前記第1シリコン酸化窒化膜、前記第1非晶質炭素層及び前記半導体基板を食刻したあと、前記スペーサ、前記第1シリコン酸化窒化膜及び前記第1非晶質炭素層を除去するステップとを含むのが好ましい。
併せて、前記第2トレンチを形成したあと、前記活性領域と交差するゲートを形成するステップをさらに含み、前記ゲートを形成するステップ以後、前記活性領域の格納電極コンタクト領域に格納電極コンタクトを形成するステップをさらに含むことを特徴とする。
なお、本発明に係る半導体素子の形成方法は、前記複数の分離された活性領域が前記素子分離膜に接する短軸方向の側壁にのみウォール酸化膜が形成されるステップを含むことを特徴とする。
本発明の半導体素子の形成方法は、半導体基板で活性領域の面積の確保が容易であり、格納電極コンタクトの抵抗を減少させることができ、半導体素子の線幅を効果的に減少させることができるという効果を提供する。
本発明に係る半導体素子の形成方法を示した平面図である。 本発明に係る半導体素子の形成方法を示した平面図である。 図1aでA-A’線に沿った断面図である。 図1bでB-B’線に沿った断面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した平面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した平面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した平面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した平面図である。 本発明の実施形態を比較した平面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した断面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した断面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した断面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した断面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した断面図である。 本発明の好ましい実施形態に係る半導体素子の形成方法を示した断面図である。
以下、図を参照しながら、本発明に係る半導体素子及びその形成方法の一実施形態に対し詳しく説明する。
図1a及び図1bは、本発明に係る半導体素子の形成方法を示した平面図である。先ず、図1aに示されているように、半導体素子はゲートとソース及びドレインが形成されセル(Cell)として働く活性領域(Active region)20と、それぞれの活性領域20を分離させるため酸化膜(図1bを参照)36が埋め込まれる素子分離用トレンチ(trench)30とを含む。このように、トレンチ30に素子分離酸化膜36を埋め込んで活性領域20を分離する方法をSTI(Shallow Trench Isolation)という。
なお、トレンチ30に素子分離酸化膜36を埋め込む前に、活性領域20でプラズマダメージを受けた領域を除去し、イオン注入工程を介してトランジスタ動作を安定化させるため、活性領域20部分のシリコン表面を酸化させる工程(Wall Oxidation)を行なう。その結果、図1bに示されているように、活性領域20の周面にはシリコン酸化膜(SiOx)材質のウォール酸化膜(Wall Oxide)22が形成され、その後トレンチ30に素子分離酸化膜36を埋め込むことにより活性領域20が画成される。
このとき、前記トレンチ30に素子分離酸化膜36を埋め込む工程は、先ずトレンチ30を含む半導体基板に酸化膜を蒸着し、半導体基板を食刻静止層としてCMP(Chemical Mechanical Polishing)を行なってトレンチ30の上部の酸化膜は除去し、トレンチ30の内部にのみ素子分離酸化膜36を残留させる工程によるのが好ましい。このとき、素子分離酸化膜36はSOD(Spin On Dielectric)酸化膜、HDP酸化膜(High Density Plasma)またはHARP(High Aspect Ratio Process)酸化膜の何れか1つ以上を含むことができる。
このように活性領域20及び素子分離膜36を形成したあと、図1bに示されているように、各活性領域20と交差するゲート40を複数個形成する。なお、ゲート40と隣接した活性領域20にイオン注入工程を行なってソース及びドレインを形成すれば、トランジスタが完成される。
一方、図2a及び図2bは、図1a及び図1bでA-A’及びB-B’線に沿った断面図である。特に、図2bを参照すれば、図2aとは異なり、活性領域20の側壁にウォール酸化膜22が形成された形状が示されている。なお、ウォール酸化膜22の表面にはライナー窒化膜24が積層されてもよく、該表面にはライナー酸化膜(図示省略)がさらに積層されてもよい。ここで、活性領域20の上部には素子分離用トレンチ30の食刻時にマスクとして働く活性領域マスク28が位置する。
このような実施形態では、活性領域20の長軸方向(図1bで縦方向)の側壁にもウォール酸化膜22が厚く形成され、実質的な活性領域20の面積が縮小されるので(図2bを参照)、格納電極コンタクトを形成するのが容易でなく、コンタクト抵抗の確保が容易でないという問題点がある。本発明の望ましい実施形態ではこのような問題点を解決することができ、具体的に検討してみれば次の通りである。
図3a〜図3dは、本発明の好ましい実施形態に係る半導体素子の形成方法を示した平面図である。
先ず、図3aに示されているように、半導体基板にライン・アンド・スペースタイプ(line and space type)の第1トレンチ32を形成し、この結果、活性領域20もライン・アンド・スペースタイプに共に形成される。なお、シリコン(Si)材質である活性領域20の表面を酸化(Oxidation)させてウォール酸化膜22を形成する。
この活性領域20を酸化させる工程は、半導体基板をファーニス(furnace)で加熱しながら酸素(O2)のみを供給する方法で行ない、活性領域20の表面に位置するシリコンが酸化しながらシリコン酸化膜(SiOx)が形成される。これは、周辺回路領域(Peripheral region)でトランジスタのホットキャリア(hot carrier)特性を防止するのに有効である。なお、ウォール酸化膜22が形成されたあと、ウォール酸化膜22の表面にはライナー窒化膜24が積層されてもよく、該表面にはライナー酸化膜(図示省略)がさらに積層されてもよい。
次に、図3bに示されているように、ラインタイプの活性領域20を分離して分離された活性領域20を形成する。この工程は、コンタクトホールパターンが形成されたマスク(図示省略)を利用してラインタイプの活性領域20を一定の間隔に食刻することにより、第2トレンチ34を形成する方法によることができる。
以後、図3cに示されているように、ライン・アンド・スペースタイプの第1トレンチ32とコンタクトホールタイプの第2トレンチ34を素子分離酸化膜36で埋め込んで素子分離膜を形成し、その結果、活性領域20も互いに分離されて画成される。次に、図3dに示されているように、活性領域20と素子分離膜の形成が完了した半導体基板上にゲート40を複数個形成する。なお、ゲート40と隣接した活性領域20にイオン注入工程を行なってソース及びドレインを形成すれば、トランジスタが完成される。
このとき、前記トレンチ32、34に素子分離酸化膜36を埋め込む工程も、先ずトレンチ32、34を含む半導体基板に酸化膜を蒸着し、半導体基板を食刻静止層としてCMP(Chemical Mechanical Polishing)を行なってトレンチ32、34の上部の酸化膜は除去し、トレンチ32、34の内部にのみ素子分離酸化膜36を残留させる工程によるのが好ましい。このとき、素子分離酸化膜36はSOD(Spin On Dielectric)酸化膜、HDP酸化膜(High Density Plasma)またはHARP(High Aspect Ratio Process)酸化膜の何れか1つ以上を含むことができる。
このような本発明の好ましい実施形態は、ライン・アンド・スペースタイプの活性領域(図3aを参照)20を形成し、該表面にウォール酸化膜22を形成したあと活性領域20を分離する(図3bを参照)。その結果、活性領域20の短軸方向(図3bで横方向)の側壁にのみウォール酸化膜22が形成され、活性領域20の長軸方向(図3bで縦方向;活性領域の長手方向)の側壁にはウォール酸化膜22が形成されない。したがって、活性領域20の端部(図3b〜図3dで上部及び下部端部)で活性領域20の実質的な面積が減少しないという効果を提供する。
図4は、本発明の実施形態等を互いに比較した平面図である。図4の(a)と(b)を比較すれば、(a)では活性領域20の長軸方向の側壁にもウォール酸化膜22が形成されるので、活性領域20の実質的な面積が減少するが、本発明の好ましい実施形態である図4の(b)では、活性領域20の長軸方向の側面にはウォール酸化膜22が形成されないので、活性領域20の面積が減少しなくなる。
一方、図5a〜図5fは、本発明に係る好ましい実施形態で、トレンチ30、32を形成するステップを示した断面図である。前述した本発明の実施形態で、素子分離用トレンチ30、32を形成する工程はシングルパターニング工程(Single Patterning Technology)を利用することもできるが、スペーサを用いてさらに小さい線幅のパターンを形成することができるスペーサパターニング工程(Spacer Patterning Technology)を用いるのがさらに好ましい。
先ず、図5aに示されているように、半導体基板10の上部に第1非晶質炭素層51、第1シリコン酸化窒化膜52、ポリシリコン層53、第2非晶質炭素層55、第2シリコン酸化窒化膜57を順次蒸着する。この非晶質炭素層51、55及びシリコン酸化窒化膜52、57はハードマスクとして働く物質層である。
以後、第2シリコン酸化窒化膜57の上部に感光膜パターン(図示省略)を形成し、この感光膜パターン(図示省略)をマスクとして第2シリコン酸化窒化膜57、第2非晶質炭素層55及びポリシリコン層53を順次食刻し、図5bに示されているように、非晶質炭素層材質のパーティション(partition)54を形成する。
以後、図5cに示されているように、パーティション54及びポリシリコン層53の上部にスペーサ用酸化膜60を蒸着する。なお、図5dに示されているように、スペーサ用酸化膜60を食刻して除去しながらパーティション54の側壁にのみ酸化膜材質のスペーサ62を残留させる。なお、非晶質炭素層材質のパーティション54も食刻して除去することにより、ポリシリコン層53の上部にスペーサ62のみを残留させる。このとき、スペーサ62間の線幅は最初のパーティション54の線幅の1/2になる。
次に、図5eに示されているように、スペーサ62をマスクとしてポリシリコン層53を食刻してパターニングする。これと同時に、周辺回路領域でも別途のマスク(図示省略)を利用して周辺回路領域のパターンを形成するのが好ましい。
以後、図5fに示されているように、食刻されたポリシリコン層パターンをマスクとして第1シリコン酸化窒化膜52、第1非晶質炭素層51及び半導体基板10を順次食刻して半導体基板10のセル領域に素子分離用トレンチ30を形成し、周辺回路領域にも周辺回路パターンを形成する。
このように、セル領域の半導体基板10に小さい線幅の素子分離用トレンチ30を形成し、前述のように活性領域20を形成することにより、本発明の実施形態は、半導体基板で活性領域の面積の確保が容易であり、格納電極コンタクトの抵抗を減少させることができ、半導体素子の線幅を効果的に減少させることができるという効果を提供することができる。
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
10 半導体基板
20 活性領域
22 ウォール酸化膜
24 ライナー窒化膜
30 トレンチ
32 第1トレンチ
34 第2トレンチ
36 素子分離酸化膜
40 ゲート
51 第1非晶質炭素層
52 第1シリコン酸化窒化膜
53 ポリシリコン層
55 第1非晶質炭素層
56 パーティション
57 第2シリコン酸化窒化膜
60 スペーサ酸化膜
62 スペーサ

Claims (13)

  1. 半導体基板にライン形態の第1トレンチを形成するステップと、
    前記第1トレンチの表面にウォール酸化膜を形成するステップと、
    前記ウォール酸化膜が形成された第1トレンチに酸化膜を埋め込んでライン形態の活性領域を画成するステップと、
    前記ライン形態の活性領域を分離する第2トレンチを形成し、複数の分離された活性領域を形成するステップと、
    前記第1トレンチ及び前記第2トレンチに酸化膜を埋め込んで素子分離膜を形成するステップと
    を含むことを特徴とする半導体素子の形成方法。
  2. 前記第1トレンチの表面にウォール酸化膜を形成するステップ以後、
    前記ウォール酸化膜が形成された第1トレンチの表面にライナー窒化膜及びライナー酸化膜を形成するステップをさらに含むことを特徴とする、請求項1に記載の半導体素子の形成方法。
  3. 前記第1トレンチに酸化膜を埋め込むステップは、
    前記第1トレンチを含む半導体基板に酸化膜を蒸着するステップと、
    前記半導体基板を食刻静止層としてCMPを行なって前記第1トレンチの上部の酸化膜を除去するステップと
    を含むことを特徴とする、請求項1に記載の半導体素子の形成方法。
  4. 前記酸化膜は、SOD酸化膜、HDP酸化膜またはHARP酸化膜の何れか1つ以上を含んで形成されることを特徴とする、請求項3に記載の半導体素子の形成方法。
  5. 前記第2トレンチに酸化膜を埋め込むステップは、
    前記第2トレンチを含む半導体基板に酸化膜を蒸着するステップと、
    前記半導体基板を食刻静止層としてCMPを行なって前記第2トレンチの上部の酸化膜を除去するステップと
    を含むことを特徴とする、請求項1に記載の半導体素子の形成方法。
  6. 前記第1トレンチを形成するステップは、
    前記半導体基板にハードマスク層を形成するステップと、
    前記ハードマスク層の上部にスペーサを形成するステップと、
    前記スペーサをマスクとして前記ハードマスク及び前記半導体基板を食刻するステップと
    を含むことを特徴とする、請求項1に記載の半導体素子の形成方法。
  7. 前記ハードマスク層を形成するステップは、
    前記半導体基板に第1非晶質炭素層、第1シリコン酸化窒化膜、ポリシリコン層、第2非晶質炭素層及び第2シリコン酸化窒化膜を形成するステップを含むことを特徴とする、請求項6に記載の半導体素子の形成方法。
  8. 前記スペーサを形成するステップは、
    前記ハードマスク層の上部にパーティションを形成するステップと、
    前記パーティションを含む全面に酸化膜を蒸着したあと、エッチバック工程を行なって前記パーティションの側面にスペーサを形成するステップと、
    前記パーティションを除去するステップと
    を含むことを特徴とする、請求項6に記載の半導体素子の形成方法。
  9. 前記スペーサを形成したあと、
    半導体基板で周辺回路領域にパターンを形成するステップをさらに含むことを特徴とする、請求項6に記載の半導体素子の形成方法。
  10. 前記第1トレンチを形成するステップは、
    前記半導体基板に第1非晶質炭素層、第1シリコン酸化窒化膜、ポリシリコン層、第2非晶質炭素層及び第2シリコン酸化窒化膜を形成するステップと、
    前記第2シリコン酸化窒化膜の上部に感光膜パターンを形成するステップと、
    前記感光膜パターンをマスクとして前記第2シリコン酸化窒化膜及び前記第2非晶質炭素層を食刻したあと、前記感光膜パターン及び前記第2シリコン酸化窒化膜を除去してパーティションを形成するステップと、
    前記パーティション及びポリシリコン層の上部に酸化膜を蒸着したあと、エッチバック工程を行なって前記パーティションの側面にスペーサを形成するステップと、
    前記パーティションを除去するステップと、
    前記スペーサをマスクとして前記第1シリコン酸化窒化膜、前記第1非晶質炭素層及び前記半導体基板を食刻したあと、前記スペーサ、前記第1シリコン酸化窒化膜及び前記第1非晶質炭素層を除去するステップと
    を含むことを特徴とする、請求項6に記載の半導体素子の形成方法。
  11. 前記第2トレンチを形成したあと、
    前記活性領域と交差するゲートを形成するステップをさらに含むことを特徴とする、請求項1に記載の半導体素子の形成方法。
  12. 前記ゲートを形成するステップ以後、
    前記活性領域の格納電極コンタクト領域に格納電極コンタクトを形成するステップをさらに含むことを特徴とする、請求項11に記載の半導体素子の形成方法。
  13. 前記複数の分離された活性領域が前記素子分離膜に接する短軸方向の側壁にのみ前記ウォール酸化膜が形成されるステップと
    を含むことを特徴とする、請求項1に記載の半導体素子の形成方法。
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