TWI495089B - 半導體記憶體陣列結構 - Google Patents
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Description
本發明係有關於半導體記憶體陣列結構，特別是有關於具個別深度控制之淺溝絕緣(independent depth-controlled shallow trench isolation)的記憶體陣列結構，及其製作方法。
已知，淺溝絕緣結構係指以絕緣材料環繞包圍半導體矽基板的主動區域，其作法是先在主動區域周圍形成淺溝圖案，再將絕緣材料填入淺溝中，最後進行研磨平坦化，將主動區域上面的絕緣材料去除，僅留下位於淺溝內的絕緣材料，如此構成淺溝絕緣結構。
上述淺溝絕緣結構的作法通常只用單一道微影製程以及單一道乾蝕刻製程來完成。換言之，前述單一道微影製程中僅僅使用定義主動區域的光罩(AA光罩)，來定義出主動區域，也因此淺溝只會有相同的深度。
然而，由於線縮效應(line shortening effect)及/或其他光學干擾因素，移轉至光阻或基板的主動區域圖案(AA圖案)往往會是卵形(oval-shaped)，其面積會比原先AA光罩定義的主動區域面積縮小很多，如此一來，不但影響到後續製程餘裕，也會降低製作在主動區域上的半導體元件的效能。
本發明於是提出一種改良的記憶體陣列結構，包含有：複數個長菱形主動區域位於一基板中，其中各個長菱形主動區域具有一對長邊及一對短邊；一第一淺溝絕緣結構，緊貼著該長邊沿著一第一方向延伸，其中該第一淺溝絕緣結構具有單一深度d1；以及一第二淺溝絕緣結構，緊貼著該短邊沿著一第二方向延伸，其中該第二淺溝絕緣結構具有兩個深度d2及d3，其中深度d1及d2均較深度d3淺。
本發明另提供一種製作一半導體結構之方法，包含有在一基板上形成一圖案化之第一硬遮罩層，該圖案化之第一硬遮罩層包含複數個第一淺溝絕緣圖案，沿著一第一方向延伸。接著在該基板上與該圖案化之第一硬遮罩層上形成一第二硬遮罩層，然後在該第二硬遮罩層上形成一圖案化之光阻層，其中該圖案化之光阻層包括複數個第二淺溝絕緣圖案，沿著一第二方向延伸，且該等第一淺溝絕緣圖案與該等第二淺溝絕緣圖案部分重疊。然後，利用該圖案化之光阻層作為蝕刻抵擋層，進行一第一蝕刻製程，以將該等第二淺溝絕緣圖案轉移至該圖案化之第一硬遮罩層與該第二硬遮罩層。最後，以該圖案化之第一硬遮罩層作為蝕刻抵擋層，進行一第二蝕刻製程，以移轉該等第一淺溝絕緣圖案與該等第二淺溝絕緣圖案至該基板。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在下文中，將參照附圖說明本發明實施細節，該些附圖中之內容
構成說明書一部份，並以可實行該實施例之特例描述方式繪示。下文實施例已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
同樣地，圖示所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸，特別是，為使本發明可更清晰地呈現，部分元件的尺寸係可能放大呈現於圖中。再者，多個實施例中所揭示相同的元件者，將標示相同或相似的符號以使說明更容易且清晰。
請參閱第1A圖、第1B圖及第2圖，其中第1A圖為依據本發明實施例所繪示的記憶體陣列完成定義基板上複數條主動區域線條的圖案化第一硬遮罩後的局部示意圖，第1B圖及第2圖為第1A圖中沿著切線I-I’所示剖面。首先，如第1A圖及第1B圖所示，提供一基板10，例如，矽基板，接著在基板10的主表面10a上形成矽氧墊層12以及氮化矽墊層14。接著，進行第一次微影製程，於氮化矽墊層14上形成圖案化的第一硬遮罩層16，其定義出複數條平行的主動區域線條圖案(或稱第一淺溝絕緣圖案)，沿著第一方向延伸。上述第一硬遮罩層16包括複數線型溝渠圖案116，定義出第一淺溝絕緣結構。根據本發明實施例，上述第一硬遮罩層16的厚度介於800-1200埃(angstrom)。從第1B圖可看出，各溝渠圖案116以具有傾斜、向下漸縮的側壁116a剖面輪廓較佳。
接下來，如第2圖所示，在基板10上全面沈積一第二硬遮罩層
20，例如，含碳材料(carbon-containing material)，以及一抗反射層22，例如，氮氧化矽(silicon oxynitride)。其中，第二硬遮罩層20填入各溝渠圖案116中，並且覆蓋住上述第一硬遮罩層16。接著，在抗反射層22上形成一光阻層24。根據本發明實施例，上述第二硬遮罩層20的厚度介於1000-4000埃。
請參閱第3A圖至第3C圖，其中，第3A圖顯示在光阻層中定義出沿第二方向延伸的第二淺溝絕緣圖案後的記憶體陣列上視示意圖，第3B圖及第3C圖分別為第3A圖中沿著切線II-II’及III-III’的剖面示意圖。如第3A圖至第3C圖所示，進行第二次微影製程，在光阻層24中形成複數條沿著第二方向延伸且彼此平行的溝渠圖案124。從第3A圖中可看出，彼此平行的溝渠圖案124與下方的溝渠圖案116交叉於重疊區130，如此定義出複數個長菱形(rhomboid-shaped)主動區域圖案200。各個長菱形主動區域圖案200包括兩個相對長邊200a以及兩相對短邊200b。沿著第二方向，在重疊區130之間提供有複數個子區域132，緊貼著各個長菱形主動區域圖案200的短邊200b。根據本發明實施例，第一方向並不垂直於第二方向，亦即，第一方向與第二方向可存有銳角。沿著第二方向，在後續步驟將於基板10中形成與第一淺溝絕緣結構交叉的第二淺溝絕緣結構。在第3A圖中，區域130、132、116及124的寬度分別以w1、w2、w3及w4表示，第一方向及第二方向也被標示出來。
如第4A圖及第4B圖所示，利用圖案化的光阻層24作為蝕刻抵擋層，進行非等向性乾蝕刻製程，經由溝渠圖案134依序向下蝕刻
抗反射層22、第二硬遮罩層20、第一硬遮罩層以及部分的氮化矽墊層14，如此在第二硬遮罩層20及第一硬遮罩層16中形成溝渠圖案134。根據本發明實施例，從重疊區130中移除的氮化矽墊層14的厚度較從子區域132中被移除的還要多。例如，氮化矽墊層14可以全部從溝渠圖案124移除，顯露出矽氧墊層12，而在重疊區130僅有一小部分的氮化矽墊層14被移除。較佳者，各個溝渠圖案134具有向下漸縮的側壁剖面輪廓。另外，根據本發明之另一實施例，氮化矽墊層14可以全部從溝渠圖案124移除，在區域130顯露出矽氧墊層12。這個區域130的剖面顯示於第4A圖。從第4B圖中可看出在區域132中僅有少量的氮化矽消耗。較佳者，各個溝渠圖案134具有向下漸縮的側壁剖面輪廓。
第5A圖、第5B圖及第5C圖分別是沿著第3A圖中的切線I-I’、II-II’、III-III’所示的剖面示意圖。如第5A圖至第5C圖所示，在完成非等向性乾蝕刻製程之後，剩餘的光阻層24、抗反射層22及第二硬遮罩層20被移除，以顯露出圖案化的第一硬遮罩層16。第5A圖中的圖案化的第一硬遮罩層16決定了即將形成於基板10中的各個主動區域的寬度。從第5B圖中可看出，圖案化的第一硬遮罩層16在長菱形主動區域圖案200的短邊200b是被切開的。較佳者，在長菱形主動區域圖案200的短邊200b的溝渠圖案134’具有向下漸縮的側壁剖面輪廓。上述溝渠圖案134’決定了即將形成於基板10中的各個主動區域的長度。
第6A圖、第6B圖及第6C圖分別是沿著第3A圖中的切線I-I’、II-II’、III-III’所示的剖面示意圖。如第6A圖至第6C圖所示，以圖
案化的第一硬遮罩層16作為蝕刻抵擋層，進行非等向性乾蝕刻製程，經由溝渠圖案116及134’蝕刻氮化矽墊層14、矽氧墊層12以及基板10，如此在基板10中形成沿著第一方向延伸的第一淺溝絕緣結構302、沿著第二方向延伸的第二淺溝絕緣結構304，以及長菱形主動區域400。根據本發明實施例，第一淺溝絕緣結構302具有單一深度d1(見第6A圖)，第二淺溝絕緣結構302具有兩個深度d2及d3(見第6B圖)，其中深度d1及d2均較深度d3淺。根據本發明實施例，d1及d2可以介於2300-2600埃，而d3可以介於2600-2800埃。接著，將溝渠填充材料(圖未示)填入第一及第二淺溝絕緣結構302及304中，形成絕緣。在第3A圖中的重疊區130的寬度w1及溝渠圖案124的寬度w4，本質上決定了第6A圖及第6B圖中的深度d1及d2。此外，深度d1不一定要比深度d2淺。
第7圖顯示了記憶體陣列1的上視圖，包括複數個長菱形主動區域400，以及圍繞長菱形主動區域400的第一及第二淺溝絕緣結構302及304。如第7圖所示，由於第二淺溝絕緣結構304在第二方向上(亦即，字元線方向)提供了較深的溝渠深度，因此相鄰字元線之間的介電絕緣可以明顯改善，故字元線耦合效應能被有效的抑制。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧基板
10a‧‧‧主表面
12‧‧‧矽氧墊層
14‧‧‧氮化矽墊層
16‧‧‧第一硬遮罩層
20‧‧‧第二硬遮罩層
22‧‧‧抗反射層
24‧‧‧光阻層
116‧‧‧溝渠圖案
116a‧‧‧側壁
124‧‧‧溝渠圖案
130‧‧‧重疊區
132‧‧‧子區域
134‧‧‧溝渠圖案
134’‧‧‧溝渠圖案
200‧‧‧長菱形主動區域圖案
200a‧‧‧長邊
200b‧‧‧短邊
302‧‧‧第一淺溝絕緣結構
304‧‧‧第二淺溝絕緣結構
400‧‧‧長菱形主動區域
第1A圖為依據本發明實施例所繪示的記憶體陣列完成定義基板
上複數條主動區域線條的圖案化第一硬遮罩後的局部示意圖。
第1B圖及第2圖為第1A圖中沿著切線I-I’所示剖面。
第3A圖顯示在光阻層中定義出沿第二方向延伸的第二淺溝絕緣圖案後的記憶體陣列上視示意圖。
第3B圖及第3C圖分別為第3A圖中沿著切線II-II’及III-III’的剖面示意圖。
第4A圖及第4B圖分別為第3A圖中沿著切線II-II’及III-III’的剖面示意圖，顯示非等向性乾蝕刻製程之後的情形。
第5A圖、第5B圖及第5C圖分別是沿著第3A圖中的切線I-I’、II-II’、III-III’所示的剖面示意圖，顯示去除剩餘的光阻層、抗反射層及第二硬遮罩層之後的情形。
第6A圖、第6B圖及第6C圖分別是沿著第3A圖中的切線I-I’、II-II’、III-III’所示的剖面示意圖，顯示淺溝絕緣蝕刻之後的情形。
第7圖顯示了記憶體陣列的上視圖，包括複數個長菱形主動區域，以及個別深度控制之第一及第二淺溝絕緣結構。
116‧‧‧溝渠圖案
124‧‧‧溝渠圖案
130‧‧‧重疊區
132‧‧‧子區域
134‧‧‧溝渠圖案
134’‧‧‧溝渠圖案
200‧‧‧長菱形主動區域圖案
200a‧‧‧長邊
200b‧‧‧短邊
Claims (7)
- 一種製作一半導體結構之方法，包含有：在一基板上形成一圖案化之第一硬遮罩層，該圖案化之第一硬遮罩層包括複數個第一淺溝絕緣圖案，沿著一第一方向延伸；在該基板上與該圖案化之第一硬遮罩層上形成一第二硬遮罩層；在該第二硬遮罩層上形成一圖案化之光阻層，該圖案化之光阻層包括複數個第二淺溝絕緣圖案，沿著一第二方向延伸，且該等第一淺溝絕緣圖案與該等第二淺溝絕緣圖案部分重疊；利用該圖案化之光阻層作為蝕刻抵擋層，進行一第一蝕刻製程，以將該等第二淺溝絕緣圖案轉移至該圖案化之第一硬遮罩層與該第二硬遮罩層；以及以該圖案化之第一硬遮罩層作為蝕刻抵擋層，進行一第二蝕刻製程，以移轉該等第一淺溝絕緣圖案與該等第二淺溝絕緣圖案至該基板。
- 如申請專利範圍第1項所述之製作一半導體結構之方法，其中該圖案化之第一硬遮罩層係製作於一氮化矽墊層上。
- 如申請專利範圍第1項所述之製作一半導體結構之方法，其中該第二硬遮罩層係直接與該圖案化之第一硬遮罩層的表面相接觸而設置在該圖案化之第一硬遮罩層表面。
- 如申請專利範圍第1項所述之製作一半導體結構之方法，其中該 第二硬遮罩層包括含碳材料(carbon-containing material)。
- 如申請專利範圍第1項所述之製作一半導體結構之方法，其中該第二硬遮罩層之厚度介於1000至4000埃。
- 如申請專利範圍第1項所述之製作一半導體結構之方法，其中該等第一淺溝絕緣圖案與該等第二淺溝絕緣圖案交叉於複數個重疊區。
- 如申請專利範圍第1項所述之製作一半導體結構之方法，其中該第一方向不垂直於該第二方向。
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