KR101045371B1 - 이중 패터닝을 이용한 미세 패턴 형성 방법 - Google Patents
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Abstract
반도체 기판 상에 패터닝(patterning) 대상층을 형성하고, 패터닝 대상층 상에 1차 마스크 패턴들을 형성한다. 1차 마스크 패턴들을 덮고 사이 중간 부분에 오목한 형상을 유도하게 연장된 스페이서층(spacer layer)을 형성한다. 오목한 형상을 채우는 2차 마스크층을 형성한 후, 리세스(recess)하여 1차 분리된 2차 마스크 제1패턴을 형성한다. 스페이서층을 식각 장벽으로 2차 마스크 제1패턴을 선택적 식각하여 2차 마스크 제2패턴들로 2차 분리시킨다. 1차 마스크 패턴 및 2차 마스크 제2패턴들에 노출된 스페이서층 부분을 선택적으로 제거한다. 1차 마스크 패턴 및 2차 마스크 제2패턴들을 식각 마스크로 패터닝 대상층을 선택적으로 식각하는 이중 패터닝(double patterning)을 이용한 미세 패턴 형성 방법을 제시한다.
이중 패터닝 기술, 오정렬, ISO, 스페이서
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 이중 패터닝 기술(double patterning process)을 이용한 미세 패턴 형성 방법에 관한 것이다.
반도체 메모리(memory) 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 보다 미세한 크기(size) 및 피치(pitch)의 미세 패턴들이 요구되고 있다. 패턴들의 피치가 감소함에 따라 한 번의 사진 노광 및 식각 과정으로 미세 패턴들을 형성하기가 어려워지고 있다. 이에 따라, 패턴들의 레이아웃(layout)을 홀수 패턴 배열의 제1레이아웃 및 짝수 패턴 배열의 제2레이아웃으로 나누고, 제1레이아웃을 패턴 전사하는 1차 노광 및 식각 과정의 1차 패터닝(first patterning)을 수행하여 1차 패턴들을 형성한 후, 1차 패턴들 사이에 2차 패턴들을 2차노광 및 식각 과정의 2차 패터닝으로 형성하는 이중 패터닝 기술이 제시되고 있다.
이중 패터닝 기술은 노광 과정의 해상력 한계를 극복할 수 있는 방법으로 평가되고 있지만, 1차 패터닝 과정과 2차 패터닝 과정 간에 중첩 오정렬(overlay misalign)이 유발되는 위험이 있다. 이중 패터닝에 의해 형성된 미세 패턴들의 레이아웃(layout)을 보여주는 도 1을 참조하면, 1차 패턴(10)과 2차 패턴(20) 사이에 오정렬이 유발될 경우, 1차 패턴과 2차 패턴들 사이의 간격이 달라질 수 있다. 즉, 제1간격(d1)과 제2간격(d2)이 동일한 값으로 유지되어야 하지만, 오정렬에 의해 달라져 제2간격(d2)이 상대적으로 좁아지는 불량이 유발될 수 있다. 이와 같이 좁아진 제2간격(d2)을 절연층이 채워 격리시킬 때, 절연층의 갭 채움(gap filling) 불량이 유발될 수 있다.
본 발명은 1차 패턴과 2차 패턴의 오정렬을 억제할 수 있는 이중 패터닝(double patterning)을 이용한 미세 패턴 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 패터닝(patterning) 대상층을 형성하는 단계; 상기 패터닝 대상층 상에 1차 마스크 패턴들을 형성하는 단계; 상기 1차 마스크 패턴들을 덮는 스페이서층(spacer layer)을 형성하는 단계; 상기 스페이서층 상에 2차 마스크층을 형성하는 단계; 상기 2차 마스크층을 리세스(recess)하여 1차 분리된 2차 마스크 제1패턴을 형성하는 단계; 상기 스페이서층이 노출되게 상기 2차 마스크 제1패턴의 일부를 선택적 식각하여 2차 마스크 제2패턴들로 2차 분리시키는 단계; 상기 2차 마스크 제2패턴들에 노출된 상기 스페이서층 부분을 선택적으로 제거하는 단계; 및 상기 1차 마스크 패턴 및 상기 2차 마스크 제2패턴들을 식각 마스크로 상기 패터닝 대상층을 선택적으로 식각하는 단계를 포함하는 이중 패터닝을 이용한 미세 패턴 형성 방법을 제시한다.
본 발명의 다른 일 관점은, 1차 목표 패턴들의 배열 및 2차 목표 패턴들의 배열이 교번적으로 배치된 미세 패턴 레이아웃을 얻는 단계; 반도체 기판 상에 상기 패턴 레이아웃이 전사될 패터닝(patterning) 대상층을 형성하는 단계; 상기 패터닝 대상층 상에 상기 1차 목표 패턴들의 레이아웃이 전사된 1차 마스크 패턴들을 형성하는 단계; 상기 1차 마스크 패턴들을 덮는 스페이서층(spacer layer)을 형성 하는 단계; 상기 스페이서층 상에 2차 마스크층을 형성하는 단계; 상기 2차 마스크층을 리세스(recess)하여 상기 스페이서층에 의해 분리된 2차 마스크 제1패턴들을 형성하는 단계; 상기 스페이서층이 노출되게 상기 2차 마스크 제1패턴을 선택적 식각하여 상기 2차 목표 패턴 레이아웃을 따르는 2차 마스크 제2패턴을 형성하는 단계; 상기 2차 마스크 제2패턴에 노출된 상기 스페이서층 부분을 선택적으로 제거하여 상기 패터닝 대상층 부분을 노출시키는 단계; 및 상기 1차 마스크 패턴 및 상기 2차 마스크 제2패턴에 의해 노출된 상기 패터닝 대상층 부분을 선택적으로 식각하여 미세 패턴들을 형성하는 단계를 포함하는 이중 패터닝을 이용한 미세 패턴 형성 방법을 제시한다.
상기 스페이서층 간 사이의 폭이 상기 2차 목표 패턴의 폭에 대등하게 유지되게 증착될 수 있다.
상기 스페이서층을 리세스하는 단계는 상기 스페이서층을 화학기계적연마(CMP) 또는 에치백(etch back)하여 상기 1차 마스크 패턴의 상측을 덮는 상기 스페이서층 부분의 표면을 노출시켜 상기 스페이서층에 의해 상기 2차 마스크 제1패턴들이 분리되게 수행될 수 있다.
상기 2차 마스크 제2패턴을 형성하는 단계는 상기 2차 마스크 제1패턴 상에 상기 2차 목표 패턴들의 레이아웃을 따르는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴 및 상기 스페이서층을 식각 마스크로 상기 2차 마스크 제1패턴을 선택적으로 식각하는 단계를 포함할 수 있다.
상기 미세 패턴들을 식각 마스크로 하부에 노출되는 상기 반도체 기판 부분 을 선택적으로 식각하여 트렌치(trench)를 형성하는 단계; 및 상기 트렌치를 채우는 절연층을 형성하는 단계를 더 수행할 수 있다.
본 발명의 실시예는, 1차 패턴을 형성한 후 간격을 균일하게 확보하는 스페이서층(spacer layer)을 도입하고, 스페이서층 상에 2차 패턴을 형성함으로써, 1차 패턴과 2차 패턴 간의 오정렬이 발생되어도 1차 패턴과 2차 패턴 사이의 간격이 유지되도록 하는 미세 패턴 형성 방법을 제시할 수 있다.
본 발명의 실시예는 디램(DRAM) 소자와 같은 반도체 소자의 활성 영역(active region)을 설정하는 소자분리 영역을 형성하는 소자분리 과정에 이용되는 마스크 패턴(mask pattern)의 배열을 이중 패터닝 기술을 이용한 미세 패턴 형성 방법으로 형성할 수 있다. 이때, 마스크 패턴을 위한 층 상에 1차 패턴을 형성한 후 1차 패턴과 후속의 2차 패턴 사이의 간격을 일정한 간격으로 확보하는 스페이서층(spacer layer)을 도입한다. 이후에, 스페이서층 상에 2차 패턴을 형성함으로써, 1차 패턴의 측벽 상에 위치하는 스페이서층의 폭만큼으로 1차 패턴과 2차 패턴의 사이의 간격을 확보할 수 있다. 2차 패턴이 1차 패턴과 중첩 정렬되는 정도가 설정된 기준에서 벗어나 오정렬되어도, 1차 패턴의 측벽 상에 위치하는 스페이서층 부분이 오정렬에 의해 사이 간격이 축소되는 것을 막아주는 역할을 한다.
도 2 내지 도 15는 본 발명의 실시예에 따른 이중 패터닝을 이용한 미세 패턴 형성 방법을 보여준다.
도 2를 참조하면, 반도체 기판 상에 형성하고자하는 목표(target) 패턴(100)들이 배열된 레이아웃을 설계한다. 이때, 미세 크기의 목표 패턴(100)은 디램(DRAM) 소자의 소자분리(isolation) 형성 과정에서 사용될 마스크 패턴으로 설정될 수 있다. 이러한 마스크 패턴은 반도체 기판의 활성 영역(active region)의 레이아웃으로 설정되며, 소자분리 영역이 위치할 부분, 즉, 소자분리 절연층으로 채워질 트렌치(trench)가 형성될 영역을 여는 패턴으로 설계된다.
도 3을 참조하면, 목표 패턴(100)의 레이아웃으로부터 1차 패터닝 과정에서 형성될 1차 목표 패턴(101)의 레이아웃과 2차 패터닝 과정에서 형성될 2차 목표 패턴(103)들의 레이아웃으로 분리한다. 이때, 1차 목표 패턴(101)은 짝수 열의 패턴들로, 2차 목표 패턴(103)은 홀수 열의 패턴들로 분리할 수 있다.
도 4를 참조하면, 반도체 기판(210) 상에 패터닝 대상층(220)을 형성하고, 설계된 1차 목표 패턴(도 3의 101)의 레이아웃을 따르는 1차 마스크 패턴(231)을 1차 패터닝한다. 패터닝 대상층(220)은 반도체 기판(210)에 소자분리용 트렌치를 선택적 식각할 때 하드 마스크(hard mask)로 이용될 실리콘 산화물 및 질화물의 패드층(pad layer)으로 형성될 수 있다. 1차 마스크 패턴(231)을 위한 층, 예컨대 실리콘산화물(SiO2)층을 패터닝 대상층(220) 상에 형성하고, 1차 마스크 패턴(231)을 위한 1차 마스크층 상에 제1포토레지스트층을 형성하고, 제1포토레지스트층에 설계된 1차 목표 패턴(도 3의 101)의 레이아웃을 1차 노광 및 현상으로 패턴 전사하여 제1포토레지스트 패턴(241)을 형성한다. 제1포토레지스트 패턴(241)에 식각 마스크로 1차 마스크 패턴(231)을 위한 층을 선택적 식각하여 1차 마스크 패턴(231)을 형성한다. 형성된 1차 마스크 패턴(231)의 평면 레이아웃은 도 5에 제시된 바와 같이 설계된 1차 목표 패턴(도 3의 101)의 레이아웃을 따른다. 따라서, 1차 목표 패턴(도 3의 101) 간의 제3간격 d3은 2차 목표 패턴(도 3의 103)이 형성될 위치를 포함하여 넓은 간격을 가진다.
도 6을 참조하면, 1차 마스크 패턴(231) 상에 스페이서층(250)을 형성한다. 스페이서층(250)은 1차 마스크 패턴(231)과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘질화물(Si3N4)을 포함하여 형성될 수 있다. 스페이서층(250)은 1차 목표 패턴(도 3의 101)과 후속의 2차 목표 패턴(도 3의 103) 사이의 간격을 일정한 간격으로 확보하게 도입되며, 서로 마주보는 1차 마스크 패턴(231)들의 측벽 상에 위치하는 스페이서층(250) 부분들 사이의 제4간격 d4가 2차 목표 패턴(103)의 선폭과 대등한 폭을 가지게 스페이서층(250)의 두께가 설정된다.
도 7을 참조하면, 스페이서층(250) 상에 사이 제4간격 d4 부분을 채우는 2차 목표 패턴(도 3의 103)을 위한 2차 마스크층(260)을 증착한다. 2차 마스크층(260)은 스페이서층(250)과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘산화물의 층으로 형성될 수 있다.
도 8을 참조하면, 2차 마스크층(260)을 화학기계적연마(CMP)와 같은 평탄화 방법으로 평탄화하거나 에치백(etch back)하여 1차 마스크 패턴(231) 상측을 덮는 스페이서층(250) 부분의 표면이 노출되게 한다. CMP 또는 에치백으로 2차 마스크 층(260)이 리세스(recess)되어 스페이서층(250) 사이의 제4간격 d4 부분을 채우는 2차 마스크층 제1패턴(261)으로 패터닝된다. 이와 같은 2차 마스크층 제1패턴(261)은 도 9의 평면도에 제시된 바와 같이 라인(line) 형상을 가지게 패터닝된다.
도 10 및 도 11을 참조하면, 2차 마스크층 제1패턴(261) 상에 2차 목표 패턴(도 3의 103)의 형상을 따르는 제2포토레지스트 패턴(270)을 형성한다. 제2포토레지스트 패턴(270)은 제2포토레지스트층을 도포하고, 설계된 2차 목표 패턴(도 3의 103)의 레이아웃을 2차 노광 및 현상으로 패턴 전사하여 형성된다. 이때, 2차 노광 과정은 1차 노광 과정과 패턴 정렬을 수행하지만, 어느 정도의 오정렬이 유발될 수 있다. 따라서, 제2포토레지스트 패턴(270)과 하부의 1차 마스크 패턴(231) 사이에 오정렬에 따른 위치 변동(shift)이 유발될 수 있다.
도 12를 도 11과 함께 참조하면, 제2포토레지스트 패턴(270)에 의해 노출된 2차 마스크층 제1패턴(261) 부분을 선택적으로 식각하여 2차 마스크층 제2패턴, 즉, 2차 마스크 패턴(263)들로 분리시킨다. 이러한 선택적 식각 과정에서 스페이서층(250)은 식각 장벽으로 작용하여 2차 마스크 패턴(263)과 1차 마스크 패턴(231) 간의 간격이 스페이서층(250)의 폭만큼 유지되게 확보한다.
도 13 및 도 14를 참조하면, 2차 마스크 패턴(263)을 식각 마스크로 이용하여 노출된 스페이서층(250) 부분을 선택적으로 식각한다. 이때, 스페이서층(250)의 식각에 의해 노출되는 1차 마스크 패턴(231)은 식각 장벽으로 작용하여 그 패턴 형상이 유지된다. 따라서, 1차 마스크 패턴(231)과 2차 마스크 패턴(263) 사이의 스페이서층(250) 부분이 선택적 식각으로 제거되고, 2차 마스크 패턴(263)에 정렬되 는 스페이서층(250) 부분이 스페이서층 패턴(253)으로 잔류한다. 이와 같이 스페이서층(250)의 선택적 제거에 의해, 패터닝 대상층(220) 상에 1차 마스크 패턴(231) 및 2차 마스크 패턴(263)이 미세 패턴(도 2의 100)으로 형성된다. 이러한 1차 마스크 패턴(231)과 2차 마스크 패턴(263)은 각각 분리된 2차례의 노광 및 식각 과정의 패터닝 과정으로 각각 형성되지만, 스페이서층(250)의 폭에 의해 1차 마스크 패턴(231)과 2차 마스크 패턴(263) 사이의 간격이 일정하게 유지되게 된다.
도 14 및 도 15를 참조하면, 1차 마스크 패턴(231) 및 2차 마스크 패턴(263)을 식각 마스크로 노출된 패터닝 대상층(220) 부분을 선택적으로 식각하여 미세 패턴(225)을 형성한다. 이후에, 미세 패턴(225)에 의해 노출된 반도체 기판(210) 부분을 선택적으로 식각하여 활성 영역을 설정하는 소자분리용 트렌치(211)를 형성한다. 이후에, 소자분리용 트렌치(211)를 채우는 소자분리용 절연층(231)을 형성하여 소자분리 구조를 구현한다. 1차 마스크 패턴(231)과 2차 마스크 패턴(263)이 스페이서층(250)에 의해 일정 간격을 가지게 유지되므로, 트렌치(211)들의 선폭은 상호 간에 균일한 크기로 형성될 수 있다. 따라서, 도 1의 1차 패턴(10)과 2차 패턴(20) 간의 오정렬에 의해 트렌치의 선폭이 원하지 않게 좁아져, 트렌치를 채우는 절연층의 채움 특성이 열화되는 것을 억제할 수 있다.
본 발명의 실시예에서는 이중 패터닝 기술을 적용할 때, 중첩 오정렬이 발생하더라도 1차 패턴과 2차 패턴의 간격을 일정하게 유지할 수 있다. 따라서, 이중 패터닝 기술을 소자분리용의 트렌치를 형성하는 데 적용하여, 보다 미세한 크기의 소자분리 구조를 구현할 수 있다.
도 1은 종래의 이중 패터닝 기술에서의 패턴 오정렬(misalignment)을 보여주는 평면도이다.
도 2 내지 도 15는 본 발명의 실시예에 따른 이중 패터닝을 이용한 미세 패턴 형성 방법을 설명하기 위해 제시한 도면들이다.
Claims (6)
- 삭제
- 1차 목표 패턴들의 배열 및 2차 목표 패턴들의 배열이 교번적으로 배치된 미세 패턴 레이아웃을 얻는 단계;반도체 기판 상에 상기 패턴 레이아웃이 전사될 패터닝(patterning) 대상층을 형성하는 단계;상기 패터닝 대상층 상에 상기 1차 목표 패턴들의 레이아웃이 전사된 1차 마스크 패턴들을 형성하는 단계;상기 1차 마스크 패턴들을 덮는 스페이서층(spacer layer)을 형성하는 단계;상기 스페이서층 상에 2차 마스크층을 형성하는 단계;상기 2차 마스크층을 리세스(recess)하여 상기 스페이서층에 의해 분리된 2차 마스크 제1패턴들을 형성하는 단계;상기 스페이서층이 노출되게 상기 2차 마스크 제1패턴을 선택적 식각하여 상기 2차 목표 패턴 레이아웃을 따르는 2차 마스크 제2패턴을 형성하는 단계;상기 2차 마스크 제2패턴에 노출된 상기 스페이서층 부분을 선택적으로 제거하여 상기 패터닝 대상층 부분을 노출시키는 단계; 및상기 1차 마스크 패턴 및 상기 2차 마스크 제2패턴에 의해 노출된 상기 패터닝 대상층 부분을 선택적으로 식각하여 미세 패턴들을 형성하는 단계를 포함하는 이중 패터닝을 이용한 미세 패턴 형성 방법.
- 제2항에 있어서,상기 스페이서층 간 사이의 폭이 상기 2차 목표 패턴의 폭에 대등하게 유지되게 증착되는 이중 패터닝을 이용한 미세 패턴 형성 방법.
- 제2항에 있어서,상기 스페이서층을 리세스하는 단계는상기 스페이서층을 화학기계적연마(CMP) 또는 에치백(etch back)하여 상기 1차 마스크 패턴의 상측을 덮는 상기 스페이서층 부분의 표면을 노출시켜 상기 스페이서층에 의해 상기 2차 마스크 제1패턴들이 분리되게 수행되는 이중 패터닝을 이용한 미세 패턴 형성 방법.
- 제2항에 있어서,상기 2차 마스크 제2패턴을 형성하는 단계는상기 2차 마스크 제1패턴 상에 상기 2차 목표 패턴들의 레이아웃을 따르는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴 및 상기 스페이서층을 식각 마스크로 상기 2차 마스크 제1패턴을 선택적으로 식각하는 단계를 포함하는 이중 패터닝을 이용한 미세 패턴 형성 방법.
- 제2항에 있어서,상기 미세 패턴들을 식각 마스크로 하부에 노출되는 상기 반도체 기판 부분을 선택적으로 식각하여 트렌치(trench)를 형성하는 단계; 및상기 트렌치를 채우는 절연층을 형성하는 단계를 더 포함하는 이중 패터닝을 이용한 미세 패턴 형성 방법.
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