JP5114844B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置及び半導体装置の製造方法に関する。更に具体的には、ＳＯＩ構造を有する半導体装置、及びその製造方法に関するものである。
従来の、ＳＯＩ（Silicon On Insulator）構造を有するトランジスタにおいて、ＳＯＩ基板は、シリコン支持基板、埋め込み絶縁膜、ＳＯＩ層が積層されて構成されている。ＳＯＩ基板上には、ゲート絶縁膜を介してゲート電極が形成されている。ＳＯＩ層は、部分分離絶縁膜により各活性領域に分離されている。部分分離絶縁膜は、ＳＯＩ層を完全に貫通せずにＳＯＩ層中途部分にまで形成されたトレンチ内に、酸化膜等の絶縁膜を埋め込むことにより形成されている。部分分離絶縁膜下部に残されたＳＯＩ層は、ウエルとして機能する。
一方、ＳＯＩ層の、ゲート電極の下の部分は、チャネル領域となる。このチャネル領域両側には、不純物拡散層（エクステンション、ソース/ドレイン）が形成される。一方、部分分離絶縁膜を挟んで、チャネル領域とは反対側に、ボディ電位を固定するためのボディ電位固定領域が形成される。チャネル領域と、ボディ電位固定領域とは、ウエルを介して電気的に接続されている。
ところで、ボディ電位固定領域と、ゲート電極両側の不純物拡散層との形成においては、それぞれ、逆の型のイオンが注入される。従って、ソース/ドレイン注入時には、ボディ電位固定領域はレジストによりマスクされた状態あり、一方、ボディ電位固定領域にイオン注入を行う際には、不純物拡散層側は、レジストによりマスクされた状態となる。
ここで、ゲート電極と、ボディ電位固定領域との間は、部分分離絶縁膜により分離されている。一般に、イオン注入を行う場合には、部分分離絶縁膜上には、レジストマスクを形成しない場合が多い。この場合、イオン注入の際、部分分離絶縁膜上にもイオン注入が行われる。
しかし、ＳＯＩ構造の半導体装置においては、部分分離絶縁膜は非常に薄いものとなる。従って、部分分離絶縁膜上にマスクなしにイオンが注入された場合、イオンが部分分離絶縁膜を突き抜けて、その下層のウエルにまで注入されることが考えられる。ウエル領域に、イオンが注入された場合、ボディ電位固定領域からチャネル領域に至るウエルの抵抗が高くなり、分離特性の劣化を引き起こすことが考えられるため、問題である。
この対策として、例えば、ソース/ドレイン注入時のマスクとなるレジストマスクを、ボディ電位固定領域上だけでなく、ゲート電極とボディ電位固定領域間の部分分離絶縁膜上まで覆うように形成し、このレジストマスクをマスクとしてイオン注入することにより、ウエルに、不要な不純物が注入されないようにする方法が提案されている（例えば、特許文献１参照）。
特開２００２−２０８７０５号公報
しかし、特に、不純物拡散層（エクステンション、ソース/ドレイン）用のイオン注入時においては、ゲート電極両側の所定の位置に、確実にイオンを注入する必要がある。従って、上述のように、部分分離絶縁膜上にもレジストマスクを形成する場合に、ゲート電極とレジストマスクとの精密な位置合わせが必要となる。しかし、レジストを用いての正確な位置合わせは困難である。そして、レジストマスクを正確に形成できず、例えば、不要にゲート電極とレジストマスクが重なってしまうような場合、必要な位置に、十分にイオンを注入できない場合も考えられる。
従って、この発明は、部分分離絶縁膜の膜厚が薄い場合であっても、イオンの突き抜けを抑えて、不純物拡散層等形成のためのイオン注入を行うことができるように改良した半導体装置及びその製造方法を提供するものである。
この発明の半導体装置の製造方法は、支持基板と、前記支持基板に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された半導体層とを備えるＳＯＩ基板の半導体層を、第１領域、第２領域に分離する第１絶縁膜を、前記半導体層上に形成する第１絶縁膜形成工程と、前記半導体層上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記第１領域上に第１ゲート電極を形成すると共に、前記第１絶縁膜上に、第１ダミーゲート電極を形成する電極形成工程と、前記第1ゲート電極と前記第１ダミーゲート電極との間を、絶縁膜で埋め込む工程と、前記第２領域を覆う第１レジストマスクを、前記第1ダミーゲート電極の一部を覆うように形成する第１レジストマスク形成工程と、前記第１レジストマスク及び前記第１ゲート電極及び前記第１ダミーゲート電極及び、前記第1ゲート電極と前記第1ダミーゲート電極との間の絶縁膜をマスクとして、前記第１領域に、第１導電型の不純物を注入する第１不純物注入工程と、前記第１レジストマスクを除去する第１レジストマスク除去工程と、前記第１領域を覆う第２レジストマスクを形成する第２レジストマスク形成工程と、前記第２レジストマスクをマスクとして、前記半導体層に、第２導電型の不純物を注入する第２不純物注入工程と、前記第２レジストマスクを除去する第２レジストマスク除去工程と、を備えるものである。
この発明においては、ゲート電極と、第２不純物拡散領域との間の第１絶縁膜上に、第２ゲート電極を形成する。そして、第１不純物拡散領域形成のためのイオン注入においては、このダミーゲートを、マスクとして用いる。従って、第１絶縁膜を突き抜けて、イオンが、第１絶縁膜下方の半導体層にまで注入されるのを抑えることができる。従って、分離特性劣化等を抑えることができ、半導体装置の製造における歩留まりの向上を図ることができる。
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
また、図１〜図２３の図２を除く各図において、（ａ）は、上面からみた状態を表したものであるが、特に説明した場合を除き、簡略化のため、電極側面のスペーサやサイドウォールを省略して表している。また、以下の説明において、便宜的に、各図の（ａ）における上下方向をＹ方向と称し、左右方向をＸ方向と称することとする。
実施の形態１．
図１は、この発明の実施の形態１においては半導体装置を説明するための断面模式図であり、図１（ａ）は、半導体装置を上面から見たものであり、図１（ｂ）は、図１（ａ）におけるＹ−Ｙ´方向の断面を表すものである。
図１に表すように、半導体装置において、基板は、シリコン支持基板２と、埋め込み絶縁膜４（埋め込み絶縁膜）と、ＳＯＩ（Silicon On Insulation）層６（半導体層）とが積層された構造のＳＯＩ基板となっている。なお、この明細書において、「ＳＯＩ層」とは、ＳＯＩ基板の最上の半導体層を称するものとする。
ＳＯＩ層６には、部分分離絶縁膜８（第１絶縁膜）が形成され、各活性領域に分割されている。部分分離絶縁膜８は、ＳＯＩ層６を下層にある程度残した深さに形成されている。
また、ＳＯＩ層６上には、ゲート絶縁膜１２を介して、ゲート電極１４が形成されている。但し、ゲート電極１４の長手方向（即ち、Ｙ方向）の両端１４ａ、１４ｂは、共に、部分分離絶縁膜８上に形成されており、この部分においては、ゲート電極１４（第１ゲート電極）とＳＯＩ層６との間にはゲート絶縁膜１２は形成されていない。また、部分分離絶縁膜８上の、ゲート電極１４に対して長手方向の延長上（即ち、Ｙ方向）、即ち、ゲート電極端部１４ｂに対向する位置には、ダミーゲート電極１６（第２ゲート電極）が形成されている。なお、以下の実施の形態において、「ダミーゲート電極」という場合、実配線に結線されていない電極、あるいは、結線されていても、半導体装置の中で、ゲート電極として機能しない電極をいう。
図１（ｂ）に示すＹ−Ｙ´方向の断面形状において、部分分離絶縁膜８下部のＳＯＩ層６は、ウエル１８となっている。ウエル１８は、例えば、図示した隣接するトランジスタがｎＭＯＳの場合には、ｐウエルとなっている。また、ＳＯＩ層６表面の、ゲート電極１４の周辺部付近には、不純物拡散層（エクステンション及びソース/ドレイン）２０（第１不純物拡散領域）が形成されている。不純物拡散層２０は、例えば、トランジスタがｎＭＯＳの場合には、ｎ型の不純物が注入された領域である。また、部分分離絶縁膜８を挟んで、ゲート電極１４とは反対側の、ＳＯＩ層６表面には、ボディ電位固定領域２２（第２不純物拡散領域）が形成されている。ボディ電位固定領域２２は、不純物拡散層２０とは逆の型（すなわち、ゲート電極１４下層のチャネル領域と同じ型）の不純物が注入された領域であり、例えば、トランジスタがｎＭＯＳの場合には、ｐ型の不純物が注入された領域である。即ち、ＳＯＩ層６のゲート電極１４下部のチャネル領域と、ボディ電位固定領域２２とは、ウエル１８を介して、電気的に接続された状態となっている。そしてボディ電位固定領域２２は、外部から、電位固定が可能な状態となっている。
ゲート電極１４及びダミーゲート電極１６の側面には、シリコン酸化膜からなるスペーサ２４が形成されている。スペーサ２４の両側には、サイドウォールとして、シリコン酸化膜２６、シリコン窒化膜２８が形成されている。ここで、ダミーゲート電極１６とボディ電位固定領域２２との距離は、スペーサ２４とサイドウォール（２６、２８）とを合わせた幅と一致する。言い換えると、ダミーゲート電極１６と、ボディ電位固定領域２２との間は、スペーサ２４とサイドウォール（２６、２８）により埋め込まれた状態となっている。
以上のように構成された半導体装置１００においては、ボディ電位固定領域２２に、ボディコンタクト（図示せず）を介して接続された外部の配線から、ボディ電位固定領域２２、ウエル１８を介して、トランジスタのＳＯＩ基板の電位固定を、外部から行うことができる。
また、半導体装置１００において、ゲート電極１４の端部１４ａと、ボディ電位固定領域２２との間の、部分分離絶縁膜８上に、ダミーゲート電極１６が形成されおり、このダミーゲート電極１６は、不純物拡散層２０形成のためのイオン注入において、部分分離絶縁膜８のマスクとして機能する。従って、部分分離絶縁膜８内に注入されるイオン量は小さく抑えられており、部分分離絶縁膜８を突き抜けてウエル１８に混入するイオンの量も、小さく抑えられている。
図２は、この発明の実施の形態１における半導体装置１００の製造方法について説明するためのフロー図である。また、図３〜図９は、半導体装置１００の製造過程における状態を説明するための模式図である。また、図３〜図１１の各図において、(ａ)は、図１（ａ）に対応する上面であり、（ｂ）は、図１（ｂ）に対応する断面を表したものである。
また、この実施の形態１における方法は、ＣＭＯＳを形成する場合に適用されるが、簡略化のため、ｎＭＯＳトランジスタを形成する場合について中心に説明し、図においても、ｎＭＯＳトランジスタを中心に表すこととする。
まず、シリコン支持基板２、埋め込み絶縁膜４、及び膜厚３０〜２００nm程度のＳＯＩ層６が形成されたＳＯＩ基板上に、シリコン酸化膜３０、シリコン窒化膜３２を形成する（ステップＳ２、Ｓ４）。その後、図３に示すように、写真製版技術（フォトリソグラフィ）により、トレンチ形成用のレジストパターン３４を形成する（ステップＳ６）。レジストパターン３４は、ＳＯＩ層６の、部分分離絶縁膜８を形成する部分上に開口を有する。
次に、レジストパターン３４をマスクとして、シリコン窒化膜３２及びシリコン酸化膜３０のエッチングを行い、ＳＯＩ層６に所定の深さのトレンチを形成する（ステップＳ８）。このトレンチ形成においては、ある程度、トレンチ下部にＳＯＩ層６が残るようにエッチングする。その後、レジストパターン３４を剥離し（ステップＳ１０）、熱酸化を行う（ステップＳ１２）。これにより、図４に示すように、トレンチ内壁のＳＯＩ層６が露出していた部分に、シリコン酸化膜８ａが形成される。次に、図５に示すように、少なくともトレンチ内部に、シリコン酸化膜８ｂを埋め込んで（ステップＳ１４）、アニールによる焼きしめを行う（ステップＳ１６）。
なお、ここでは、熱酸化によりシリコン酸化膜８ａを形成せずに、シリコン酸化膜を直接トレンチ内部に埋め込んでもよい。また、シリコン酸化膜８ｂ埋め込み後のアニールによる焼きしめを行わなくてもよい。
次に、全面にレジスト膜を塗布して、エッチング用のレジストパターンを形成して、エッチングを行った後（ステップＳ１８）、ＣＭＰ（Chemical Mechanical Polishing）により平坦化を行う（ステップＳ２０）。その後、表面に残るシリコン窒化膜３２を除去する（ステップＳ２２）。これにより、図６に示すように、トレンチ内部がシリコン酸化膜８ａ、８ｂにより埋め込まれ、部分分離絶縁膜８が形成される。
次に、熱酸化によりゲート絶縁膜１２を形成し（ステップＳ２４）、ゲート電極１４及びダミーゲート電極１６形成用のポリシリコン膜を形成する（ステップＳ２６）。
次に、ポリシリコン膜のパターニングを行う（ステップＳ２８）。このとき、ゲート電極１４とダミーゲート電極１６との間隔は、ルール最小寸法となるようにする。そして、ボディ電位固定領域２２とダミーゲート１６との間隔は、スペーサ２４及びサイドウォールを合わせた幅と同じになるようにする。
より具体的に、ポリシリコン膜のパターニングにおいては、まず、写真製版技術によりレジストパターンを形成した後、これをマスクとしてポリシリコン膜のエッチングを行う。これにより、図７に示すように、所望の形状のゲート電極１４及びダミーゲート電極１６とを形成する。
次に、ゲート電極１４及びダミーゲート電極１６の側面に、スペーサ２４を形成する（ステップＳ３０）。スペーサ２４は、例えば、ゲート電極１４及びダミーゲート電極１６上に均一に酸化膜を積層し、その後、異方性エッチングを行うことにより形成する。
次に、不純物拡散層２０のエクステンション形成のためのイオン注入を行う（ステップＳ３２）。エクステンション形成のためのイオン注入においては、まず、ボディ電位固定領域２２を覆うようにレジストマスク３６を形成し、エクステンション形成用のイオン注入を行う。即ち、例えばｎＭＯＳを形成する場合には、ｎ型のイオンを注入する。このイオン注入においては、レジストマスク３６及びゲート電極１４、ダミーゲート電極１６がマスクとなる。従って、ｎ型イオンは、ゲート電極１４の両側のＳＯＩ層６に注入され、エクステンションが形成される。なお、イオン注入においては、ゲート電極１４側面は、スペーサ２４で保護されているため、イオン注入により、ゲート電極１４がダメージを受けるのを抑えることができる。
また、このとき、部分分離絶縁膜８上には、ダミーゲート電極１６が形成されており、ダミーゲート電極１６がイオン注入時におけるマスクとなる。従って、ウエル１８上の部分分離絶縁膜８中に注入されるイオンの量は抑えることができるため、ウエル１８内に混入されるイオンの量も抑えられている。また、ボディ電位固定領域２２側はレジストマスク３６により覆われているため、イオンは注入されない。
その後、ｐ型のイオンを注入し、エクステンション下方を取り囲むように、ポケット(図示せず)を形成する。この注入においても、エクステンション注入時と同様に、ゲート電極１４、ダミーゲート電極１６、レジストマスク３６がマスクとなる。ポケット用のイオン注入後、レジストマスク３６を除去する。
次に、ボディ電位固定領域２２側にイオン注入を行う（ステップＳ３４）。このイオン注入においては、図９に示すように、ｎＭＯＳトランジスタを形成する領域を覆うレジストマスク３８を形成する。その後、レジストマスク３８をマスクとして、ボディ電位固定領域２２側に、ｐ型のイオンの注入を行う。なお、このとき、図示しない個所において、ｐＭＯＳトランジスタを形成する場合には、ｐＭＯＳトランジスタ用のゲート電極両側に、ｎＭＯＳの場合と同様にエクステンションが形成される。またこの場合、必要に応じてｎ型のイオンを注入し、エクステンションを囲むポケットを形成する。その後、レジストマスク３８を剥離する。
次に、図１０に示すように、サイドウォールを形成する（ステップＳ３６）。具体的に、まず、シリコン酸化膜２６、シリコン窒化膜２８を、順に積層する。その後、エッチバックにより、ゲート電極１４及びダミーゲート電極１６側面にのみシリコン酸化膜２６及びシリコン窒化膜２８を残す。これにより、サイドウォールが形成される。なお、エッチバックは、スペーサ２４とサイドウォール（２６、２８）とを合わせた最も太い部分（即ち、図１０（ｂ）においては、サイドウォール下部の幅）が、ボディ電位固定領域２２とダミーゲート電極１６との間隔と一致するような幅になるように行う。言い換えると、ダミーゲート電極１６とボディ電位固定領域２２との間の表面部が、スペーサ２４とサイドウォール（２６、２８）とにより埋め込まれた状態となるようにする。
次に、ｎＭＯＳトランジスタの、不純物拡散層２０のソース/ドレイン形成用のイオン注入を行う（ステップＳ３８）。ここでは、図１１に示すように、エクステンション形成時と同様に、ボディ電位固定領域２２側を覆うレジストマスク４０を形成する。ここでは、ボディ電位固定領域２２上とダミーゲート電極１６との間は、スペーサ２４とサイドウォール（２６、２８）により埋め込まれている。即ち、スペーサ２４とサイドウォールとが、イオン注入時における、ダミーゲート電極１６とボディ電位固定領域２２との間のマスクとなる。従って、レジストマスク４０は、高い位置合わせ精度を要求されず、少なくともボディ電位固定領域２２を覆うような形で形成すればよい。
その後、レジストマスク４０と、ゲート電極１４、ダミーゲート電極１６及びそれらの側面のスペーサ２４及びサイドウォール２６、２８をマスクとして、ｎ型のイオン注入を行う。これにより、ゲート電極１４両側のＳＯＩ層６に、接合深さが深く、比較的不純物濃度の高いソース/ドレインの注入が完了し、ゲート電極１４周辺のＳＯＩ層６に、不純物拡散層２０が形成される。なお、このとき、イオンは比較的、高濃度、高エネルギーで注入されるが、部分分離絶縁膜８上は、ダミーゲート電極１６である程度覆われている。従って、部分分離絶縁膜８を突き抜けて、その下層のウエル１８にまで注入されるイオンの量は、十分に小さく抑えることができるようになっている。イオン注入後、レジストマスク４０を除去する。
次に、ボディ電位固定領域２２側に、イオン注入を行う（ステップＳ４０）。ここでは、ステップＳ３４のｎＭＯＳトランジスタ側のイオン注入と同様、まず、ｐ型イオンを注入しない領域を覆うレジストマスクを形成する。そして、このレジストマスクとダミーゲート電極１６及びその側面に形成されたスペーサ２４及びサイドウォール２６、２８とをマスクとして、ｐ型のイオン注入を行う。これにより、ボディ電位固定領域２２に、ｐ型のイオンが高濃度に注入され、ボディ電位固定領域２２が形成される。また、同時に、図示されていないｐＭＯＳトランジスタのソース/ドレインが形成される。その後、レジストマスクを除去する。また、必要に応じて、活性化のための熱処理等を行う。
以上のような工程の後、基板上に形成されたゲート電極等を埋め込んで、絶縁膜を形成し、ＣＭＰによる平坦化を行う。即ち、ここでは、基板上には、ゲート電極１４の他に、ダミーゲート電極１６が形成された状態のまま、これらを埋め込む絶縁膜を形成してＣＭＰを行う。従って、平坦性の高い平坦化を行うことができる。
その後、不純物拡散層２０やボディ電位固定領域２２に接続するコンタクトプラグ等を形成する。更にこの絶縁膜の上に、必要な多層配線層等を形成することにより、半導体装置を得ることができる。
以上説明したように、実施の形態１においては、不純物拡散層２０形成のためのイオン注入において、部分分離絶縁膜８上に形成されたダミーゲート電極１６がマスクとして機能する。従って、部分分離絶縁膜８に注入されるイオンを抑えることができ、イオンが部分分離絶縁膜８を突き抜けて、部分分離絶縁膜８下層のウエル１８に注入されてしまうの抑えることができる。従って、チャネル領域とボディ電位固定領域２２とを繋ぐウエル１８の分離特性劣化等を抑え、デバイス特性の良好な半導体装置を得ることができる。
具体的に、チャネル領域とボディ電位固定領域２２との間の抵抗を考える。例えば、従来の、ダミーゲート電極１６を形成しない半導体装置においては、例えば、ゲート電極端部１４ｂ下部の半導体層の抵抗が、１００Ω/シートで２シート、即ち、２００Ω、また、部分分離絶縁膜８下部の領域のウエル１８の抵抗が、１０００Ω/シートで１シート、即ち、１０００Ω程度と仮定すると、全体の抵抗は、１２００Ωとなる。なお、ここで、部分分離絶縁膜８下部のウエル１８のシート抵抗は、イオンの突き抜けがおきているため大きくなっている。
これに対して、同様の構造の半導体装置にダミーゲート電極１６を形成して、部分分離絶縁膜８上を覆った場合、このダミーゲート電極１６で覆われた部分のシート抵抗が、ゲート電極端部１４ｂ下部のＳＯＩ層６のシート抵抗と同じ、１００Ω/シートとなる。また、部分分離絶縁膜８のダミーゲート電極１６が形成されない部分では、同様にイオンの突き抜けが起きるため、シート抵抗が、１０００Ω/シートであるとして、この部分は、従来の場合に比して小さく、０.５シート程度となる。従って、全体の抵抗は、ゲート電極端部１４ｂの下部が２００Ω、突き抜けの起きる部分の部分分離絶縁膜８下部の抵抗が５００Ω、ダミーゲート電極１６が形成されている部分の部分分離絶縁膜８下部の抵抗が１００Ω程度、となり、全体で、８００Ω程度の抵抗となる。
このように、ダミーゲート電極１６を形成した場合には、ボディ電位固定領域２２とチャネル領域との間の抵抗を小さく抑えることができる。
図１２は、この発明の実施の形態１における半導体装置の他の例を説明するための模式図であり、図１２（ａ）は、上面を表し、図１２（ｂ）は、図１２（ａ）におけるＹ−Ｙ´方向の断面を表す。
図１２に示す半導体装置は、ダミーゲート電極１１６が、ボディ電位固定領域２２上に、一部重なりあうよう配置されている点を除き、図１に示す半導体装置１００と同じものである。
図１２に示す半導体装置においては、ボディ電位固定領域２２とダミーゲート電極１１６との隙間には、ＳＯＩ層６が露出していない状態となる。このような構造にすることにより、トランジスタの不純物拡散層（エクステンション及びソース/ドレイン）２０の注入時において、ボディ電位固定領域２２を覆うレジストマスクを形成する場合に、レジストマスクとダミーゲート電極１１６との正確な位置合わせが不要となる。また、形成したレジストマスクに、合わせズレが起きていた場合にも、ダミーゲート電極１１６により、ボディ電位固定領域２２への不要な不純物（即ち、逆の型の不純物）の注入を効果的に抑えることができる。従って、ボディ電位固定領域２２と、ウエル１８との分離特性劣化を起こすことなく、デバイス特性の良好な半導体装置を得ることができる。
なお、実施の形態１においては、便宜的に、ｎＭＯＳトランジスタと、この電位を固定するｐ型のボディ電位固定領域２２を図示して説明した。しかし、この発明は、ＣＭＯＳ等に適用することができるものであり、従って、他の領域に、ｐＭＯＳトランジスタと、ｎ型のボディ電位固定領域を同様の方法で、同時に形成することができる。
実施の形態２．
図１３は、この発明の実施の形態２における半導体装置２００を説明するための模式図である。図１３（ａ）は、上面から見た状態、図１３（ｂ）は、図１３（ａ）におけるＹ―Ｙ´方向の断面、図１３（ｃ）は、図１３（ａ）におけるＸ−Ｘ´方向の断面を表す。また、図１４は、この発明の実施の形態２における半導体装置２００の製造過程における状態を説明するための模式図であり、図１４（ａ）〜図１４（ｃ）は、それぞれ、図１３（ａ）〜図１３（ｃ）に対応する部分を表している。
実施の形態２における半導体装置２００は、完全分離絶縁膜（完全分離領域）４２を有する点を除き、図１の半導体装置１００と同様の構造を有する。すなわち、半導体装置２００は、半導体装置１００と同様に、部分分離絶縁膜８上に、ダミーゲート電極１６を有し、イオン注入において部分分離絶縁膜８をイオンが突き抜けることにより、その下層のウエル１８へ混入するのを抑えることができる構造となっている。
半導体装置２００の完全分離絶縁膜４２は、ゲート電極１４の端部１４ｂ、即ち、ボディ電位固定領域２２側のゲート電極端部１４ｂの両側に設けられている。完全分離絶縁膜４２は、図１３（ｃ）に示すように、ゲート電極１４ｂの両側のＳＯＩ層６が埋め込み絶縁膜４に至るまでエッチングされて、ここに、シリコン酸化膜が埋め込まれることにより形成された領域である。
このように、ゲート電極端部１４ｂに、完全分離絶縁膜４２を設けることにより、寄生容量の低減が可能となっている。
半導体装置２００の製造方法は、半導体装置１００の製造方法と類似する。但し、部分分離絶縁膜８を形成するためのトレンチを形成した後（ステップＳ６〜Ｓ１０）、完全分離絶縁膜４２形成のための溝を形成する。具体的には、図１４（ａ）〜１４（ｃ）に示すように、完全分離絶縁膜４２を形成する領域において開口を有するレジストマスク４４を形成した後、このレジストマスク４４をマスクとして、完全分離絶縁膜４２を形成する領域のＳＯＩ層６を埋め込み絶縁膜４に至るまでエッチングする。その後は、実施の形態１のステップＳ１２〜Ｓ２２と同様に、ＳＯＩ層６に形成されたトレンチ及びこの溝に、シリコン酸化膜を埋め込んで、平坦化することにより、部分分離絶縁膜８及び完全分離絶縁膜４２を同時に形成する。
その後の製造方法は、実施の形態１において説明したステップＳ２４〜Ｓ４０と同様に行う。これにより、半導体装置２００を製造することができる。
以上説明したように、実施の形態２においては、ゲート電極１４端部の両側に完全分離絶縁膜４２を形成する。これにより、ゲート電極１４端部１４ｂの両端が、完全に分離される。従って、ゲート電極１４下部のチャネル領域と、ボディ電位固定領域２２間の抵抗値を小さく抑えることができるため、より安定してボディ固定を行うことができる。
また、このように完全分離絶縁膜４２を形成する場合にも、部分分離絶縁膜８の形成と同時に完全分離絶縁膜４２を形成することができるため、半導体装置の製造工程数の増加は小さく抑えることができる。
なお、実施の形態２においては、完全分離絶縁膜４２を、ゲート電極１４の端部１４ｂの両側に形成する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、ゲート電極１４の他方の端部１４ａ両側に、同様にして完全分離絶縁膜を形成したものであってもよい。このようにしても、トランジスタの低抵抗化を測ることができる。また、このように、部分的に選択して完全分離絶縁膜を形成するものに限らず、例えば、トランジスタ形成用のアクティブ領域とボディ電位固定領域２２形成部分と、ゲート下のチャネル領域とボディ電位固定領域２２とを接続するウエル１８の形成領域等、ＳＯＩ層６を残す必要がある部分を除き、全てのＳＯＩ層６を除去するように完全分離絶縁膜を形成するものであってもよい。これにより、更にトランジスタの低抵抗化を図ることができる。
図１５は、実施の形態２における半導体装置の他の例を説明するための模式図であり、図１５（ａ）は、上面、図１５（ｂ）、１５（ｃ）は、それぞれ、図１５（ａ）におけるＹ−Ｙ´方向、Ｘ−Ｘ´方向の断面を表す。
図１５に示す半導体装置２１０は、ゲート電極１４に代えて、図１５に表すような形状のゲート電極１１４を有する点を除き、図１３の半導体装置２００と同じものである。ゲート電極１１４は、具体的には、その端部１１４ｂが、上から見た場合に横方向（即ち、Ｘ方向）に広がった形状となっている。ここでは、ゲート電極端部１１４ｂの幅を広くすることにより、完全分離絶縁膜４２と重なる部分が大きくなっている。このように、ゲート電極端部１１４ｂの幅を大きくして、完全分離絶縁膜４２と重なる部分を大きくすることにより、完全分離絶縁膜４２やゲート電極１１４形成のための露光等における、完全分離絶縁膜４２とゲート電極１１４との位置合わせのマージンを大きく取ることができる。また、アライメントズレが生じた場合にも、ゲート電極端部１１４ｂと、完全分離絶縁膜４２とを確実オーバーラップさせることができる。従って、ゲート電極端部１１４ｂと完全分離絶縁膜４２とのオーバーラップ分の寄生容量を、更に低減することができる。
実施の形態３．
図１６は、この発明の実施の形態３における半導体装置３００を説明するための模式図であり、図１６（ａ）は、上面を表し、図１６（ｂ）は、図１６（ａ）におけるＹ−Ｙ´方向の断面を表す。
図１６に示す、実施の形態３における半導体装置３００は、ゲート電極１４とダミーゲート電極１６との間が、シリコン酸化膜５０により埋め込まれている点を除き、図１の半導体装置１００と同じものである。
図１７は、実施の形態３の半導体装置３００の製造方法について説明するためのフロー図である。また、図１８は、半導体装置３００の製造過程における状態を説明するための断面模式図であり、図１８（ａ）、１８（ｂ）は、それぞれ、図１６（ａ）、１６（ｂ）に対応する部分を表す。
図１７のフローチャートに示す製造工程は、図２のフローチャートの示す製造工程のステップＳ３４とステップＳ３８との間に実行される。すなわち、ステップＳ２〜Ｓ３４と同様の工程が実行された後、ステップＳ３６と同様に、サイドウォール（２６、２８）を形成する（ステップＳ３０２）。
次に、ゲート電極１４とダミーゲート１６との間に、シリコン酸化膜５０を埋め込む（ステップＳ３０４）。具体的には、まず、サイドウォール（２６、２８）まで形成された状態の基板全面に、シリコン酸化膜５０を形成する。形成するシリコン酸化膜５０の膜厚Ｔ５０は以下の式（１）を満たすようにする。
Ｔ５０≧(Ｙ−２Ｘ)/２ ・・・・（１）
なお、ここで、Ｘは、サイドウォール（２６、２８）とスペーサ２４との最も太い部分の幅を表し、Ｙは、ゲート電極１４とダミーゲート電極１６との間隔（あるいは、ダミーゲート電極１６間の間隔）を表す。
その後、異方性エッチングによるエッチバックを行う（ステップＳ３０６）。このとき、ゲート電極１４及びダミーゲート電極１６の側面の、周囲の素子との間隔が広い個所では、スペーサ形状のシリコン酸化膜５０が形成される。一方、ゲート電極１４とダミーゲート電極１６とが対向している個所のように、周囲の素子との間隔の狭い個所では、シリコン酸化膜５０が埋め込まれた状態となる。このようにして、ゲート電極１４とダミーゲート電極１６との間が、シリコン酸化膜５０により埋め込まれる。
その後、ゲート電極１４及びダミーゲート電極１６側面の、周囲の素子との間隔が広い個所に残ったスペーサ形状のシリコン酸化膜５０を除去する（ステップＳ３０８）。これにより、ダミーゲート電極１６とゲート電極１４との間を埋め込むシリコン酸化膜５０が形成される。
その後、実施の形態１と同様に、図２のステップＳ３８において、不純物拡散層２０の、ソース/ドレイン形成のためのイオン注入を行う。なお、このとき、ダミーゲート電極１６とゲート電極１４との間はシリコン酸化膜５０により埋め込まれた状態となっている。従って、イオン注入において、ダミーゲート電極１６と、ゲート電極１４との間から、部分分離絶縁膜８にイオンが注入されるのを抑えることができるようになっている。
このようにして、図１６に示す半導体装置３００が形成される。
以上説明したように、この発明の実施の形態３においては、サイドウォール（２６、２８）形成後、ゲート電極１４とダミーゲート電極１６間を埋め込むシリコン酸化膜５０を形成する。これにより、ソース/ドレイン注入の際、より確実に、部分分離絶縁膜８へのイオンの注入を抑えることができる。従って、ゲート電極１４とダミーゲート電極１６との間のＳＯＩ層６においても、部分分離絶縁膜８を突き抜けて、イオンが注入されるのを抑えることができ、半導体装置の分離特性劣化をより確実に防止することができる。
なお、実施の形態３においては、実施の形態１における半導体装置１００のゲート電極１４及びダミーゲート電極１６間を、シリコン酸化膜５０により埋め込んだ場合について説明した。しかし、この発明はこれに限るものではなく、例えば、実施の形態１の他の例において説明したように、ボディ電位固定領域２２とダミーゲート電極１６とが一部重なっているもの（図１２）や、実施の形態２において説明した半導体装置２００のように完全分離絶縁膜４２を有するもの（図１３）、更には、ゲート電極端部１１４ｂが幅広になっているもの（図１５）など、実施の形態１，２において説明した他の半導体装置と組み合わせることもできる。
また、実施の形態３においては、式（１）に示す膜厚になるように、シリコン酸化膜５０を形成する場合について説明した。しかし、この発明は、必ずしもこれに限るものではなく、確実に、ダミーゲート電極１６とゲート電極１４間を埋め込めるようにすれば、他の膜厚に形成したものであってもよい。
実施の形態４．
図１９は、この発明の実施の形態４における半導体装置４００を説明するための模式図であり、図１９（ａ）は、上面、図１９（ｂ）は、図１９（ａ）におけるＹ−Ｙ´方向の断面を表す。
図１９に示すように、実施の形態４における半導体装置４００は、不純物拡散層２０を取り囲むようにして形成されたダミーゲート電極５２を有する点を除き、図１の半導体装置と同じものである。また、ダミーゲート電極５２の側面は、ダミー電極１６側面と同様に、シリコン酸化膜からなるスペーサ２４、及び、シリコン酸化膜２６とシリコン窒化膜２８とからなるサイドウォールが形成されている。このスペーサ２４と、サイドウォールとを合わせた幅は、ダミーゲート電極５２と、不純物拡散層２０との隙間の幅と一致する。即ち、ダミーゲート電極５２と、不純物拡散層２０との隙間は、スペーサ２４及びサイドウォールにより埋め込まれた状態となっている。
半導体装置４００は、半導体装置１００の製造方法と同様の方法により製造することができる。但し、ゲート電極１４形成用のポリシリコンを堆積した後、パターニングを行う際（ステップＳ２８）に、ダミーゲート電極５２を形成する部分上にもレジストマスクを形成し、これをマスクとしてエッチングを行う。これにより、ゲート電極１４、ダミーゲート電極１６と共に、ダミーゲート電極５２をも形成することができる。ダミーゲート電極５２側面の、スペーサ２４の形成やサイドウォールは、ゲート電極１４、ダミーゲート電極１６のスペーサ２４、サイドウォール（２６、２８）の形成と同時に形成することができる。このとき、スペーサ２４とサイドウォールとの幅を、不純物拡散層２０とダミーゲート電極５２との間を埋め込む幅に調節する条件で行うとよい。
以上説明したように、半導体装置４００においては、不純物拡散層２０を取り囲むようにして、ダミーゲート電極５２を形成する。これにより、不純物拡散層（エクステンション、ソース/ドレイン）２０注入時において、イオンが、部分分離絶縁膜８を突き抜けるのを、より効果的に抑えることができる。従って、不純物拡散層２０周辺においても、イオンの突き抜けを抑えて、ＳＯＩ層６における分離特性劣化を効果的に防止することができる。
なお、実施の形態４においては、実施の形態１と同様の半導体装置１００の周囲にダミーゲート電極５２を形成する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、実施の形態１〜３に説明した他の半導体装置に、ダミーゲート電極５２を組み合わせたものであってもよい。
図２０は、実施の形態４における他の半導体装置４１０を説明するための模式図である。図２０に示すように、半導体装置４１０には、ダミーゲート電極１５２が形成されている。但し、半導体装置４１０において、ダミーゲート電極１５２は、半導体装置４００のダミーゲート電極５２ように、１続きの電極ではなく、細分化された複数の小さなダミーゲート電極１５２が、ダミーゲート電極５２と同様の範囲内を埋めるように、配列されている。また、この細分化されたダミーゲート電極１５２は、ルール最小寸法で形成されており、隣あうダミーゲート電極１５２の間は、サイドウォール等の形成時に、シリコン酸化膜あるいはシリコン窒化膜等で埋め込まれた状態となっている。
このような形状にしても、半導体装置の低抵抗化を図ることができる。また、ダミーゲート電極１５２を細分化したものとすることにより、その後の、ゲート電極等を埋め込む絶縁膜の形成におけるＣＭＰにおいて、より平坦性を向上させることができる。
図２１は、この発明の実施の形態４における他の半導体装置４２０を説明するための模式図である。
図２１に示す半導体装置４２０は、図１３に示す半導体装置２００と同様に、ゲート電極端部１４ｂの両側に完全分離絶縁膜４２を有する点を除き、図１９の半導体装置４００と同様の構造を有する。即ち、ゲート電極端部１４ｂの両側のＳＯＩ層６は、埋め込み絶縁膜４に至るまでエッチングされてシリコン酸化膜が埋め込まれた状態となっている。また、図２１に示すように、半導体装置４２０においては、完全分離絶縁膜４２の両側に、ダミーゲート電極５２の端部がそれぞれ重なるようになっている。このように、ダミーゲート電極５２を有する半導体装置に、更に、完全分離絶縁膜４２を形成することにより、寄生容量の低減を図ることができ、デバイス特性の良好な半導体装置を得ることができる。
実施の形態５．
図２２〜２４は、この発明の実施の形態５における半導体装置の製造過程における状態を説明するための断面模式図である。図２２〜２４の各図において、（ａ）、（ｂ）は、それぞれ、図１（ａ）、図１（ｂ）に対応する部分を表す。
実施の形態５の半導体装置５００は、ゲート電極６０の形状が異なる点を除き、図１に示す半導体装置１００と同様のものである。
具体的に、半導体装置５００において形成するゲート電極６０は、半導体装置１００に比べて、長手方向の長さが長くなっている。但し、両側に不純物拡散層２０が形成される部分のＹ方向の長さは同じであり、この長さに対して、不純物拡散層２０が両側に形成されない部分である、ゲート電極端部６０ｂの長さが、長くなっている。
図２２に示す半導体装置５００の製造方法は、ステップＳ３２、Ｓ３４、Ｓ３８、Ｓ４０における各イオン注入時のレジストマスクの形状が異なる点を除き、図２に示す半導体装置１００の製造方法と同じものである。具体的に、不純物拡散層２０のエクステンション形成時（ステップＳ３２）においては、ボディ電位固定領域２２側に形成するレジストマスク６２は、図２２に示すように、長く形成されたゲート電極６０の端部６０ｂの一部をも覆うように形成される。このゲート電極端部６０ｂは、通常のゲート電極よりも長く形成されており、ゲート電極端部６０ｂの両側には、不純物が形成されない領域があっても問題はない。
また、図２３に示すように、ボディ電位固定領域２２側にイオン注入を行う場合（ステップＳ３４）、そのレジストマスク６４は、ダミーゲート電極１６の、ゲート電極６０に対向する側の一部分まで覆うように形成する。ダミーゲート電極１６下部は、部分分離絶縁膜８が形成されており、本来、イオン注入が行わなくてよい領域であるから、このようにレジストマスク６４を形成しても問題がなく、また、ダミーゲート電極１６の一部にまで、レジストマスク６４を重ねることにより、ボディ電位固定領域２２に注入するイオンが、部分分離絶縁膜８に注入され、これを突き抜けてウエルが高抵抗になるのを抑えることもできる。
また、図２４に示すように、サイドウォール形成後、不純物拡散層２０のソース/ドレイン用イオンの注入においても、同様に、レジストマスク６６を、ゲート電極６０ｂの先端部にまで覆うように形成してイオン注入を行う。更に、その後、ボディ電位固定領域２２へのイオン注入においても、図２２と同様にレジストマスクを形成してイオン注入を行えばよい。
以上説明したように、レジストマスク６２、６６を、ゲート電極６０ｂ上にまで重ねて形成することにより、イオン注入時において、レジストマスクが常に形成される領域が存在する。この領域は、部分分離絶縁膜８上の一部の領域であり、イオンの突き抜けを抑える必要がある領域である。従って、この部分に常にレジストマスクが形成される状態にすることにより、イオン注入時において部分分離絶縁膜８を突き抜けＳＯＩ層６にまでイオンが注入されるのを抑え、ＳＯＩ層６の分離特性劣化等の発生を、抑えることができる。
なお、ここでは、ゲート電極６０の長手方向の長さを長くして、レジストマスクとの重ね合わせの裕度を大きく取っている。従って、レジストマスク６２、６６とゲート電極６０との重ね合わせずれを抑えることができ、より確実に高抵抗化を抑えた半導体装置を得ることができる。
なお、ここでは、実施の形態１における半導体装置１００を形成する場合を例にとって説明した。しかし、この発明はこれに限るものではない。例えば、実施の形態１〜４において説明した他の半導体装置と組み合わせて、各製造過程において、レジストマスクをオーバーラップさせて形成することも可能である。このようにすることにより、部分分離絶縁膜８のイオンの突き抜けをより確実に抑え、半導体装置の低抵抗化を図ることができる。
実施の形態６．
図２５は、この発明の実施の形態６における半導体装置６００を説明するための上面図であり、電気的な接続を表すため、配線、電極、拡散層のみを表したものである。また、図２６、図２７は、半導体装置６００の断面図であり、それぞれ、図２５における、Ｘ−Ｘ´方向、Ｙ−Ｙ´方向の断面を表す。
図２５に示すように、半導体装置６００は、実施の形態１において説明した半導体装置１００に、配線７０、７２、７４をそれぞれ接続したものである。
具体的に、図２６、２７を参照して、半導体装置６００においては、実施の形態１と同様に、シリコン支持基板２、埋め込み絶縁膜４、ＳＯＩ層６からなるＳＯＩ基板に、部分分離絶縁膜８が形成され、ゲート絶縁膜１２を介して、ゲート電極１４が形成されている。また、部分分離絶縁膜８上には、ダミーゲート電極１６が形成されている。また、ＳＯＩ層６の所定の個所には、不純物拡散層２０、ボディ電位固定領域２２が形成されている。また、ゲート電極１４及びダミーゲート電極１６の側面は、スペーサ２４、シリコン酸化膜２６及びシリコン窒化膜２８が形成されている。これらの構造は、実施の形態１において説明したものと同様であり、ダミーゲート電極１６により、部分分離絶縁膜８の直下へのイオンの突き抜けが抑えられている。
このように構成されたゲート電極１４、ダミーゲート電極１６の表面、不純物拡散層２０の表面の一部、及び、ボディ電位固定領域２２の表面は、それぞれ、シリサイド化されており、金属シリサイド層８０、８２、８４、８６が形成されている。また、ゲート電極１４、ダミーゲート電極１６等を埋め込んで、ＳＯＩ層６上には、層間膜８８が形成されている。層間膜８８には、コンタクト９０が形成されている。そして、コンタクト９０により、不純物拡散層２０はアルミ配線７０にそれぞれ接続され、ゲート電極１４はアルミ配線７２に接続され、ボディ電位固定領域２２はアルミ配線７４に接続されている。
なお、実施の形態６においては、半導体装置１００上層に配線を接続した構造の１例を示した。しかし、この発明において、ゲート電極１４や、不純物拡散層２０との配線の接続は、この例に限るものではなく、他の構造であってもよい。また、この発明において、このような配線は、当然に、実施の形態２〜５における半導体装置２００〜５００においても形成され得るものである。即ち、実施の形態１〜５において説明した各半導体装置２００〜５００においては、必要な個所において配線やプラグ等が形成され、ゲート電極や不純物拡散層、ボディ電位固定領域に電気的に接続される。
なお、例えば、実施の形態１〜６において、シリコン支持基板２、埋め込み絶縁膜４、ＳＯＩ層６からなるＳＯＩ基板は、それぞれ、この発明の、「シリコン支持基板」、「埋め込み絶縁膜」、「半導体層」からなる「基板」に該当し、ゲート電極１４あるいは６０は、「ゲート電極」、ダミーゲート電極１６あるいは１１６は、「ダミーゲート電極」に該当し、不純物拡散層２０、ボディ電位固定領域２２は、部分分離絶縁膜８は、それぞれ、「不純物拡散層」、「第２不純物拡散領域」、「第１絶縁膜」に該当する。また、例えば、実施の形態２の、完全分離絶縁膜４２は、この発明の「完全分離絶縁膜」に該当し、実施の形態２の他の例におけるゲート電極端部１１４ｂは、この発明の「完全分離絶縁膜上に接して形成された部分」に該当する。また、例えば、実施の形態３のシリコン酸化膜５０は、この発明の「絶縁膜」に該当し、実施の形態４の、ダミーゲート電極５２、１５２は、この発明の「第３ゲート電極」に該当する。
また、例えば、ステップＳ２〜Ｓ２０を実行することにより、「第１絶縁膜形成工程」が実行され、ステップＳ２６〜Ｓ２８を実行することにより「電極形成工程」が実行され、ステップＳ３０あるいはＳ３２を実行することにより、「第１レジストマスク形成工程」、「第１不純物注入工程」、「第１レジストマスク除去工程」が実行され、ステップＳ３２あるいはＳ３４を実行することにより、「第２レジストマスク形成工程」、「第２不純物注入工程」及び「第２レジストマスク除去工程」が実行される。
実施の形態７．
図２８は、この発明の実施の形態７の半導体装置７００を説明するための模式図であり、図２８（ａ）は上面を表し、図２８（ｂ）は、図２８（ａ）の楕円ａで囲まれた部分のＸ−Ｘ´方向の断面を表す。実施の形態７においては、ゲート電極７１４（ａ、ｂ）と不純物拡散層７２０（ａ、ｂ）を含むトランジスタを複数有する場合に、ダミーゲート電極７１６を配置した半導体装置７００について説明する。図２８においては、電極等の接続構造を説明するため、電極、配線及び必用な不純物注入領域のみを透視して表している。なお、図２８において、細い実線はＳＯＩ層７０６に形成された各不純物注入領域を表し、太い実線はゲート電極７１４（ａ、ｂ）、ダミーゲート電極７１６及び、その上の第１層目のメタル配線層に形成された配線７７０を表している。また、点線は、２層目以上のメタル配線層に形成された配線７７２を表している。なお、図２８に示す半導体装置７００は、ＳＯＩ基板にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとが形成されたｃＭＯＳＦＥＴである。
具体的に、図２８（ａ）、２８（ｂ）に示すように、半導体装置７００は、Ｓｉ支持基板７０２上に、ＢＯＸ層（埋め込み絶縁膜）７０４、ＳＯＩ層（半導体層）７０６が積層されたＳＯＩ基板を有し、ＳＯＩ基板は、ｎＭＯＳ、ｐＭＯＳ形成用の複数の活性領域に、完全分離絶縁膜７１０により分離されている。なお、完全分離絶縁膜７１０は、ＳＯＩ層７０６を完全にエッチングし、その部分に酸化膜を埋め込むことにより構成されている。活性領域のそれぞれには、ゲート絶縁膜７１２を介してゲート電極７１４ａ、７１４ｂが形成されている。ゲート電極７１４ａ、７１４ｂ周囲の活性領域には、それぞれ、不純物拡散層（エクステンション及びソース/ドレイン）７２０ａ、７２０ｂ（第１不純物拡散領域）が形成されている。
半導体装置７００の外周部には、ウエル電位固定領域７２２（第２不純物拡散領域）が形成されている。ｐＭＯＳ側のウエル電位固定領域７２２は、ゲート電極７１４ａ、７１４ｂ下部のチャネル領域（ボディ）にウエル７１８ａ、７１８ｂを介して接続され、ボディ部の電位を固定するための領域である。従って、ウエル電位固定領域７２２には、ｐＭＯＳのゲート電極７１４ａ、７１４ｂ下部のボディと同じようにｎ型のイオンが注入されている。一方、ｎＭＯＳ側のウエル電位固定領域７２２は、ゲート電極７１４ａ、７１４ｂ下部のチャネル領域（ボディ）にウエル７１８ａ、７１８ｂを介して接続し、ボディの電位を固定するための領域である。従って、ウエル電位固定領域７２２には、ｎＭＯＳのゲート電極７１４ａ、７１４ｂ下部のボディと同様に、ｐ型のイオンが注入されている。また、ウエル７１８ａ、７１８ｂは、ＳＯＩ層７０６の膜厚の中途部までエッチングされた、薄いＳＯＩ層にイオンを注入することにより構成されている。またウエル７１８ａ、７１８ｂ上には、完全分離絶縁膜７１０形成時に同時に、部分分離絶縁膜７０８が形成されている。
ところで、実施の形態１〜６において説明したように、部分分離絶縁膜７０８下に形成されたＳＯＩ層（すなわち、ウエル７１８ａ、７１８ｂ）に、不純物拡散層７２０ａ、７２０ｂあるいはウエル電位固定部領域７２２の形成時のイオン注入において、イオンが注入されると、ウエルの分離特性が劣化する場合がある。このため、半導体装置７００においても、部分分離絶縁膜７０８の下部にＳＯＩ層７０６が形成されたＰＴＩ領域（Partial Trench Isolation）に、イオンが注入されないように、この領域にダミーゲート電極を設ける。
しかしながら、全てのＰＴＩ領域上にダミーゲート電極を形成しようとすると、半導体装置７００の微細化の妨げとなることが考えられる。すなわち、半導体装置７００に形成される各トランジスタの不純物拡散層７２０ａ、７２０ｂの大きさはトランジスタによって異なっている。このため、ウエル電位固定領域７２２と不純物拡散層７２０ａ、７２０ｂとの距離はトランジスタごとに異なるものとなる。従って、ウエル電位固定領域７２２と全てのゲート電極７１４ａ、７１４ｂとの間を埋めるようにダミーゲート電極を形成しようとしても、ゲート電極７１４ａ、７１４ｂとウエル電位固定領域７２２との隙間が微小な場合には、そのレイアウトルールに従うと、ダミーゲート電極７１６を配置するスペースが確保できないことが考えられる。このような場合に、半導体装置全体を大きくしてダミーゲート電極７１６形成用のスペースを確保することも可能であるが、半導体装置の微細化に対する要求を満足することはできず好ましいものではない。
一方、イオン注入におけるイオンの突き抜けによる影響はＰＴＩ領域が大きい（長い）場合に特に大きなものとなり、ＰＴＩ領域が小さなものである場合にはその抵抗値の増大は比較的小さな物となる。従ってイオン注入時には、ＰＴＩ領域が広い場合には特にダミーゲート電極７１６を用いてイオンの突き抜け防止を図ることが好ましい。
以上より半導体装置７００においては、ウエル電位固定領域７２２との距離が長い、ゲート電極７１４ｂとウエル電位固定領域７２２との間のＰＴＩ領域上にのみダミーゲート電極７１６を配置し、ウエル電位固定領域２２との距離が短いゲート電極７１４ａとの間には、ダミーゲート電極を形成していない。これにより、半導体装置全体の大きさを増大させることなく、イオン突き抜けによる接続破壊を抑えることができる。なお、ダミーゲート電極７１６の周辺の、広く電極が形成されない部分分離絶縁膜７０８上の領域には、ダミー電極７７４が形成され、後のＣＭＰにおける平坦性が確保される。
図２９は、この発明の半導体装置７００の製造方法について説明するためのフローチャートである。また、図３０〜図３８は、この発明の半導体装置７００の製造過程における状態を説明するための断面模式図である。図３０〜図３８は、図２８（ｂ）に対応する断面を表したものである。
まず、図３０に示すように、Ｓｉ支持基板７０２上にＢＯＸ層７０４、ＳＯＩ層７０６が積層されたＳＯＩ基板上に、シリコン酸化膜７３０、ポリシリコン膜７３２、シリコン窒化膜７３４が順に形成され（ステップＳ７０２〜７０６）、シリコン窒化膜７３４上にレジストパターン７３６が形成される（ステップＳ７０８）。レジストパターン７３６は、部分分離絶縁膜７０８を埋め込む部分において開口するようにフォトリソグラフィにより形成される。
次に、図３１に示すように、レジストパターン７３６をマスクとして、異方性エッチングが行われる（ステップＳ７１０）。これにより、シリコン窒化膜７３４、ポリシリコン膜７３２及びシリコン酸化膜７３０がエッチングされ、更に、ＳＯＩ層７０６の一部を残し、途中までエッチングされて、ＳＯＩ層７０６にトレンチが形成される。その後、不要なレジストパターン７３６が除去される（ステップＳ７１２）。
次に、図３２に示すように、形成したトレンチの内壁部を酸化して、酸化膜７０８ａを形成する（ステップＳ７１４）。次に、完全分離絶縁膜７１０を形成する領域にレジストパターン７３８を形成する（ステップＳ７１６）。つまり、ＳＯＩ層を全て残して活性領域を形成する領域と、ＳＯＩ層の一部を残してウエル７１８ａ、７１８ｂを形成する領域（ＰＴＩ）を覆うようにレジストパターン７３８を形成する。次に、レジストパターンをマスクとして、表面に形成された酸化膜７１０ａと共に、ＳＯＩ層７０６のエッチングを行う（ステップＳ７１８）。その後、不要なレジストパターンを除去する（ステップＳ７２０）。
次に、図３３に示すように、プラズマシリコン酸化膜７０８を埋め込み（ステップＳ７２２）、ＣＭＰを行う（ステップＳ７２４）。ＣＭＰは、シリコン窒化膜７３４の表面で停止する。その後、不要部分のプラズマシリコン酸化膜７０８及び、シリコン窒化膜７３４、ポリシリコン膜７３２を除去する（ステップＳ７２６〜Ｓ７２８）。
次に、図３４に示すように、チャネル注入を行う（ステップＳ７３０）。半導体装置７００は、ｎ型、ｐ型のトランジスタを有するｃＭＯＳであるから、ｐＭＯＳ領域のチャネルを注入の際にはｎＭＯＳ領域を覆うレジストを形成し、これをマスクとしてチャネル注入を行い、ｎＭＯＳ領域のチャネル注入の際にはｐＭＯＳ領域を覆うレジストを形成して、これをマスクとしてチャネルの注入を行う。
次に、図３５に示すように、ゲート絶縁膜７１２を形成し（ステップＳ７３２）、ゲートポリシリコン７４０を成膜する（ステップＳ７３４）。更に、ゲート電極７１４ａ、７１４ｂ、及びダミーゲート電極７１６、ダミー電極７７４を形成する部分を覆うレジストパターンをフォトレジストにより形成する（ステップＳ７３６）。
次に、図３６に示すように、レジストパターン７４２をマスクとして、ゲートポリシリコン７４０のエッチングを行う（ステップＳ７３８）。その結果、ゲート電極７１４ａ、７１４ｂ、ダミーゲート電極７１６及びダミー電極７７４が必要な箇所に形成される。その後、不要なレジストパターンを除去する（ステップＳ７４０）。
次に、図３７に示すように、ゲート電極７１４ａ、７１４ｂ、ダミーゲート電極７１６、ダミー電極７７４の側面にスペーサ７２４を形成する（ステップＳ７４２）。スペーサ７２４は、シリコン酸化膜を成膜した後、異方性エッチングを行うことにより形成される。次に、ポケットの注入（ステップＳ７４４）、エクステンションの注入を行う（ステップＳ７４６）。ｐＭＯＳ領域のポケット、エクステンション注入においては、ｎＭＯＳ領域を覆うレジストを形成し、このレジストと、ゲート電極７１４ａ、７１４ｂ及びダミーゲート電極７１６、ダミー電極７７４をマスクとして、ポケット形成用のイオン注入を行い、その後エクステンション形成用のイオン注入を行う。その後、レジストを除去する。一方、ｎＭＯＳ領域のポケットとエクステンションの注入においては、ｐＭＯＳ領域を覆うレジストを形成し、このレジストとゲート電極７１４ａ、７１４ｂ及びダミーゲート電極７１６、ダミー電極７７４をマスクとして、ポケット形成用のイオン注入を行い、その後、エクステンション形成用のイオン注入を行う。その後レジストを除去する。これにより、ポケット及びエクステンションが、ゲート電極７１４ａ、７１４ｂの周囲に形成される。なお、ＳＯＩ層７０６上の部分分離絶縁膜７０８には、ダミーゲート電極７１６が形成されている。従って、イオン注入したイオンが部分分離絶縁膜を突き抜けて、その下層のＳＯＩ層７０６に注入されるのを防ぐことができる。
次に、図３８に示すように、ゲート電極７１４ａ、７１４ｂ及びダミーゲート電極７１６、ダミー電極７７４の側面に、サイドウォール７２８を形成する（ステップＳ７４８）。サイドウォール７２８は、シリコン酸化膜とシリコン窒化膜とを成膜し、異方性エッチングを行うことにより形成する。
その後、ソース/ドレインの注入が行われる（ステップＳ７５０）。ここでは、ｐＭＯＳ領域にソース/ドレインを形成する場合には、ｎＭＯＳ領域を覆うレジストを形成し、このレジストと、サイドウォール７２８が形成されたゲート電極７１４ａ、７１４ｂ及びダミーゲート電極７１６、ダミー電極７７４とをマスクとしてイオン注入が行われる。一方、ｎＭＯＳ領域にソース/ドレインを形成す場合には、ｐＭＯＳ領域を覆うレジストを形成し、このレジストと、サイドウォール７２８が形成されたゲート電極７１４ａ、７１４ｂ及びダミーゲート電極７１６、ダミー電極７７４とをマスクとしてイオン注入が行われる。これにより、ｎＭＯＳ，ｐＭＯＳの各領域に、ソース/ドレインが形成される。その後、不要なレジストが除去された後、必要に応じて、各層に配線等が形成され、図２８に示す半導体装置７００が形成される。
なお、実施の形態７において説明した配線の配置パターンは、この発明を拘束するものではない。この発明は、配線のレイアウトルールと、ルール最小寸法に従って、ダミーゲート電極７１６を形成可能なＰＴＩ領域を選択し、適切にダミーゲート電極７１６を配置したものであればよい。また、実施の形態７において説明したダミーゲート電極７１６の配置のレイアウトに、実施の形態１〜６において説明した各トランジスタの構成を適用することもできる。
また、この発明において、ＳＯＩ層７０６は、活性領域、ウエル電位固定領域７２２、ウエル形成領域を除き、完全にエッチングして完全分離絶縁膜７１０を形成する場合について説明した。しかし、この発明は、このように完全分離絶縁膜７１０を形成するものに限るものではなく、例えば、実施の形態１のように部分分離絶縁膜７０８の下部全体に薄くＳＯＩ層７０６を残した構造としたものであってもよい。このような半導体装置を製造する場合、例えば、図２９のステップＳ７１６〜Ｓ７２０を実行せず、図３９に示すように、ステップＳ７１４において酸化膜７０８ａを形成した後に、すぐにプラズマシリコン酸化膜７０８ｂを埋め込み(ステップＳ７２２)、ＣＭＰを行い（ステップＳ７２４）、部分分離絶縁膜７０８下部全体にＳＯＩ層７０６が残るようにすればよい。
実施の形態８．
図４０（ａ）、４０（ｂ）は、この発明の実施の形態８における半導体装置を説明するための模式図であり、図４０（ａ）は上面を表し、図４０（ｂ）は、図４０(ａ)のＸ−Ｘ´方向の断面を表している。また、図４０（ａ）は、図２８の楕円ａで囲われた部分に相当する部分を模式的に表したものである。
図４０に示す半導体装置８００は、ダミーゲート電極７１６の両側にダミー電極７７４に代えてダミー電極８７４（第４ゲート電極）を有し、更に、ダミー電極８７４下層のＳＯＩ層７０６に、アクティブダミー８７６（第３不純物拡散領域）を有する点を除き、図２８の半導体装置７００と同じものである。具体的にアクティブダミー８７６は、ＳＯＩ層７０６にＳＯＩと部分分離絶縁膜とにより形成されたドットパターンであり、ＳＯＩ層７０６に規則的に完全分離絶縁膜８１０を形成することにより構成されている。
一方、ダミー電極８７４は、ダミーゲート電極７１６と同じ層の、アクティブダミー８７６上に形成されたドットパターンである。アクティブダミー８７６とダミー電極８７４とは上方から見た場合に重なっておらず、所定の方向にずらして配置されている。つまり、１つのダミー電極８７４の４角付近のそれぞれにおいて、異なるアクティブダミー８７６に接するように配置されている。なお、アクティブダミー８７６は、ダミーゲート電極７１６下部のＰＴＩ領域のＳＯＩ層７０６とは所定の距離を開けて配置されており、ダミーゲート電極７１６下部のＰＴＩ領域には、アクティブダミー８７６は形成されていない。
以上説明したように、図４０に示す半導体装置８００においては、ダミーゲート電極７１６の両側のスペースに、ダミー電極８７４及びアクティブダミー８７６を配置するようにする。これにより、広い平坦なスペースがゲート電極により埋め込まれるため、ＣＭＰにおける平坦性を確保することができる。
実施の形態９．
図４１は、この発明の実施の形態９における半導体装置について説明するための模式図である。図４１は、図２８の７００のうちダミーゲート電極の部分とその周辺のみを表している。すなわち実施の形態９の半導体装置９００は、ダミーゲート電極の構造が異なる点を除き図２８の半導体装置７００と同じものである。
図４１に示すように、ダミーゲート電極９１６は、ダミーゲート電極７１６と同様の位置に形成される。具体的には、図４１の半導体装置９００においては、ウエル電位固定領域７２２と不純物拡散領域７２０との間のＰＴＩ領域のうち、ダミーゲート電極を形成できるだけのスペースが確保できる部分に、ダミーゲート電極９１６が形成されている。つまり、実施の形態７と同様に、半導体装置全体に複数のトランジスタが形成されている場合に、不純物拡散層７２０とウエル電位固定領域７２２との間のスペースが長く、ダミーゲート電極を形成可能な部分のみを選択してダミーゲート電極９１６が形成されている。
ダミーゲート電極９１６は、１つの大きな平面パターンではなく、ドットパターン７１６ａが集合して構成されたものである。ダミーゲート電極９１６を構成する各ドットパターンのサイズはレイアウトルールに従って均等に配列されたパターンとなっている。また、隣合うドットパターン９１６ａの間は、サイドウォール９２８により埋め込まれている。つまり、ドットパターン間のスペースは、サイドウォール９２８を形成した場合に、そのサイドウォール９２８により埋め込まれる範囲内でレイアウトルールに従って決定されている。
図４２〜図４４は、この発明の実施の形態９における半導体装置９００の製造方法について説明するための模式図である。図４２〜図４４は、図２８の楕円ａで囲った部分に相当する部分の断面を表している。実施の形態９の半導体装置９００の製造方法は、図２９のフローチャートにおいて説明した工程と同じものである。
但し、図４２に示すように、図２９のステップＳ７３６において、ゲートポリシリコン９４０をエッチングするためのレジストパターン９４２を形成する際、ダミーゲート電極９１６のドットパターン９１６ａを形成する部分に対応して、ドット状のレジストパターン９４２が形成される。
次に、ステップＳ７３８におおいてゲートポリシリコン９４０がダミーゲート電極９１６の各ドットパターン９１６ａの形状にエッチングされ、レジストパターン９４２が除去されると、図４３に示すように、全ドットパターン９１６ａのそれぞれの側面と、ゲート電極７１４、ダミー電極７７４の側面とにスペーサ９２４が形成される。その後、イオン注入を行った後、サイドウォール９２８を形成する際にも、図４４に示すように、全ドットパターン９１６ａのそれぞれの側面と、ゲート電極７１４、ダミー電極７７４の側面とに、サイドウォール９２８が形成される。その結果、ダミーゲート電極９１６を構成するドットパターン９１６ａとドットパターン９１６ａとの間は、スペーサ９２４サイドウォール９２８により埋め込まれる。
以上のように、ダミーゲート電極９１６を、ドットパターン９１６ａの集合体として構成することにより、後の工程の、絶縁膜等のＣＭＰにおける平坦性を向上させることができる。また、ダミーゲート電極９１６のドットパターン９１６ａ間の隙間は、サイドウォール９２８等により埋め込まれる間隔になるように設計されている。従って、ソース/ドレインや、ウエル電位固定領域７２２にイオン注入を行う場合にも、これらのイオンが部分分離絶縁膜７０８と突き抜けて、部分分離絶縁膜７０８下層のＳＯＩ層７０６にまで達するのを防ぐことができる。
なお、実施の形態９においては、ＳＯＩ層７０６に完全分離絶縁膜７１０が形成され、ボディとウエル電位固定領域７２２とを接続する部分にのみ、ＳＯＩ層を残したＰＴＩ領域を有する構造の半導体装置９００について説明した。しかし、この発明はこれに限るものではなく、完全分離絶縁膜７１０を形成しないものであってもよい。
また、実施の形態９のダミーゲート電極９１６の形状は、実施の形態８に適用することものできる。すなわち、実施の形態８の半導体装置８００のダミーゲート電極７１６を、実施の形態９のドットパターン９１６ａのようなパターンとすればよい。この場合、ダミーゲート電極のドットパターンの寸法、ピッチと、部分分離絶縁膜に形成されるアクティブダミー８７６及びダミー電極８７４のドットパターンの寸法、ピッチとは、異なるものであってもよい。
また、図４１に示したドットパターン９１６ａの配列の個数や、ドットパターン９１６ａの形状はこの発明を拘束するものではない。更にドットパターン９１６ａは、ダミーゲート電極９１６の形成領域に必ずしも均等に配列されているものに限るものでもない。
実施の形態１０．
図４５〜図４７は、この発明の実施の形態１０における半導体装置を説明するための模式図であり、図４５は上面を表し、図４６は図４５におけるＸ―Ｘ´方向の断面、図４７はＹ−Ｙ´方向の断面を表している。また、図４５〜図４７に示す半導体装置１０００は、ダミーゲート電極１０１６のパターン形状が異なる点を除き、図２８に示す半導体装置７００と同じものである。図４５〜図４７においては、図２８の左側のように、ゲート電極７１４ｂとウエル電位固定領域７２２との間に、ダミーゲート電極を形成する場合のレイアウトを表している。
具体的に、図４５〜図４７に示すようにダミーゲート電極１０１６は、ゲート電極７１４ｂの端部を取り囲むように配置されている。また、ダミーゲート電極１０１６とゲート電極との間は、スペーサ１０２４とサイドウォール１０２８とにより埋め込まれている。また、図４７を参照して、ダミーゲート電極１０１６と、ウエル電位固定領域７２２とは一部においてオーバーラップしている。一方、ダミーゲート電極１０１６の端部と、不純物拡散層７２０ｂとはオーバーラップしないように配置されている。これによりリーク電流の発生が防止されている。
このように構成されたダミーゲート電極１０１６は、図２８のダミーゲート電極７１６に代えて配置される。但し、この発明においてはこれに限るものではなく、このような形状のダミーゲート電極１０１６を他の部分の全てまたは一部のゲート電極７１４の端部を囲むように配置することもできる。
また、図４５~図４７においては、ダミーゲート電極１０１６とゲート電極７１４ｂとの間がサイドウォール１０２８で埋め込まれる場合について説明した。しかし、この発明はこれに限るものではない。すなわち、レイアウトルール等の問題から、ダミーゲート電極１０１６とゲート電極７１４との間がサイドウォール１０２８のみでは埋まらない場合がある。図４８〜図５１は、このような場合の適用する他の例を説明するための模式図である。尚図４８〜図５１の各図において（ａ）は、図４５のＸ―Ｘ´断面に相当する部分を表し、（ｂ）は、Ｙ―Ｙ´断面に相当する部分を表している。
具体的に、ダミーゲート電極１０１６とゲート電極７１４ｂとの間が広く、サイドウォール１０２８のみでは埋まらない場合には、更に酸化膜サイドウォール１０３０を形成し、ゲート電極７１４ｂとダミーゲート電極１０１６間を埋め込むようにする。
具体的には、ステップＳ７４８において、図４８（ａ）、４８（ｂ）に示すようサイドウォールを形成した後、エクステンション注入の前に、図４９（ａ）、４９（ｂ）に示すように、全体にプラズマシリコン酸化膜１０３０ａを形成する。このとき、プラズマシリコン酸化膜１０３０ａの膜厚は、サイドウォール１０２８間の距離の少なくとも半分以上となるようにする。次に、図５０（ａ）、５０（ｂ）に示すように、異方性ドライエッチによりエッチバックを行い、酸化膜サイドウォール１０３０を形成する。更に、図５１（ａ）、５１（ｂ）に示すように、等方性エッチングを行い、不必要なシリコン酸化膜１０３０ａを除去する。ここでは、不純物拡散層７２０ａ、７２０ｂや、ウエル電位固定領域７２２のシリコン酸化膜１０３０を除去し、かつ、ダミーゲート電極１０１６とゲート電極７１４間の酸化膜サイドウォール１０３０がなくならない条件に設定してエッチングを行う。その結果、ゲート電極、ダミーゲート電極間は酸化膜サイドウォールにより埋め込まれる。
なお、サイドウォール形成後、更に酸化膜サイドウォール１０３０を用いて埋め込む手法は、例えば、実施の形態９においてダミーゲート電極９１６を構成するドットパターン９１６ａ間が、サイドウォールだけでは埋め込まれなかった場合など、実施の形態１〜９の場合にも適用することができる。
この発明の実施の形態１における半導体装置を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１における半導体装置の他の例を説明するための模式図である。 この発明の実施の形態２における半導体装置を説明するための模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態２における半導体装置の他の例を説明するための模式図である。 この発明の実施の形態３における半導体装置を説明するための模式図である。 この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態４における半導体装置を説明するための模式図である。 この発明の実施の形態４における半導体装置の他の例を説明するための模式図である。 この発明の実施の形態４における半導体装置の他の例を説明するための模式図である。 この発明の実施の形態５における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態５における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態５における半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態６における半導体装置を説明するための模式図である。 この発明の実施の形態６における半導体装置を説明するための断面模式図である。 この発明の実施の形態６における半導体装置を説明するための断面模式図である。 この発明の実施の形態７における半導体装置を説明するための模式図である。 この発明の実施の形態７における半導体装置の製造方法を説明するためのフローチャートである。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態７における他の半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態８における半導体装置を説明するための模式図である。 この発明の実施の形態９における半導体装置を説明するための模式図である。 この発明の実施の形態９における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態９における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態９における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１０における半導体装置を説明するための模式図である。 この発明の実施の形態１０における半導体装置を説明するための模式図である。 この発明の実施の形態１０における半導体装置を説明するための模式図である。 この発明の実施の形態１０における他の半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１０における他の半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１０における他の半導体装置の製造過程における状態を説明するための模式図である。 この発明の実施の形態１０における他の半導体装置の製造過程における状態を説明するための模式図である。
符号の説明
１００、２００、３００、４００、４１０、４２０、５００、６００、７００、８００、９００、１０００ 半導体装置
２、７０２ シリコン支持基板
４、７０４ 埋め込み絶縁膜
６、７０６ ＳＯＩ層（半導体層）
８、７０８ 部分分離絶縁膜（第１絶縁膜）
８ａ、８ｂ、７０８ａ シリコン酸化膜
７１０ 完全分離絶縁膜
１２、７１２ ゲート絶縁膜
１４、１１４、７１４ａ、７１４ｂ ゲート電極（第１ゲート電極）
１４ａ、１４ｂ、１１４ｂ ゲート電極端部
１６、１１６、７１６、９１６、１０１６ ダミーゲート電極（第２ゲート電極）
１８、７１８ ウエル
２０、７２０ａ、７２０ｂ 不純物拡散層（エクステンション、ソース/ドレイン）（第１不純物拡散領域）
２２、７２２ ボディ電位固定領域（第２不純物拡散領域）
２４、７２４、１０２４ スペーサ
２６ シリコン酸化膜（サイドウォール）
２８、７２８、１０２８ シリコン窒化膜（サイドウォール）
３０ シリコン酸化膜
３２ シリコン窒化膜
３４〜４０ レジストマスク
４２ 完全分離絶縁膜（完全分離領域）
４４ レジストマスク
５０ シリコン酸化膜
５２、１５２ ダミーゲート電極（第３ゲート電極）
６０ ゲート電極
６２〜６６ レジストマスク
７０〜７４ アルミ配線
８０〜８６ 金属シリサイド
８８ 層間膜
９０ コンタクト
７７４ ダミー電極
８７４ ダミー電極（第４ゲート電極）
８７６ アクティブダミー（第３不純物拡散領域）
１０３０ 酸化膜サイドウォール

Claims (2)

  1. 支持基板と、前記支持基板に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された半導体層とを備えるＳＯＩ基板の半導体層を、第１領域、第２領域に分離する第１絶縁膜を、前記半導体層上に形成する第１絶縁膜形成工程と、
    前記半導体層上に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記第１領域上に第１ゲート電極を形成すると共に、前記第１絶縁膜上に、第１ダミーゲート電極を形成する電極形成工程と、
    前記第１ゲート電極と前記第１ダミーゲート電極との間を、絶縁膜で埋め込む工程と、
    前記第２領域を覆う第１レジストマスクを、前記第１ダミーゲート電極の一部を覆うように形成する第１レジストマスク形成工程と、
    前記第１レジストマスク及び前記第１ゲート電極及び前記第１ダミーゲート電極及び、前記第１ゲート電極と前記第1ダミーゲート電極との間の絶縁膜をマスクとして、前記第１領域に、第１導電型の不純物を注入する第１不純物注入工程と、
    前記第１レジストマスクを除去する第１レジストマスク除去工程と、
    前記第１領域を覆う第２レジストマスクを形成する第２レジストマスク形成工程と、
    前記第２レジストマスクをマスクとして、前記半導体層に、第２導電型の不純物を注入する第２不純物注入工程と、
    前記第２レジストマスクを除去する第２レジストマスク除去工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記第２レジストマスクは、前記第１ダミーゲート電極の一部を覆うように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
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