JP2005079443A

JP2005079443A - 半導体装置及びその製造方法

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Publication number: JP2005079443A
Application number: JP2003310079A
Authority: JP
Inventors: Kazuo Taguchi; 和男田口
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-09-02
Filing date: 2003-09-02
Publication date: 2005-03-24

Abstract

【課題】ゲート容量を増加させずに、ボディー電位を制御可能とした構成を有する半導体装置及びその製造方法を提供する。
【解決手段】ＳＯＩＭＯＳトランジスタにおいて、主ＭＯＳＦＥＴＱｍ、副ＭＯＳＦＥＴＱｓを有し、主ゲート（１５１）に対してボディー電位の制御ゲート（１５２）を別に有する構成となっている。ボディーとしてのＰ⁻領域１３上にゲート絶縁膜（図示せず）を介して主ゲート電極１５１、側壁（スペーサ）１６１、両側の基板１１にはソース／ドレイン領域Ｓ／Ｄが形成されている。主ゲート電極１５１の延長方向に主ゲート電極１５１から離間した副ゲート電極１５２が形成され、同様にソース／ドレイン領域Ｓ／Ｄが形成されている。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に係り、特にＳＯＩ（Silicon On Insulator）基板に形成されるトランジスタ素子におけるボディー電位の制御構成に関する。

ＳＯＩデバイスとしてよく知られているＳＯＩＭＯＳＦＥＴは、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するものであり、ソース／ドレインの接合容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したＭＯＳＦＥＴ（バルクＭＯＳＦＥＴ）より高速で動作する。また、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。

ＳＯＩＭＯＳＦＥＴは、いわゆる基板浮遊効果によって、キャリア生成電流に起因する寄生バイポーラ動作が知られている。回路動作待機時のオフ電流が増加し、バルクＭＯＳＦＥＴに比べてボディー（チャネル部）の不純物濃度を高くしなければならず、これに伴って電界効果移動度は減少し、ひいては電流駆動能力が低下してしまう。

このような基板浮遊効果による寄生バイポーラ動作を防止するため、ＳＯＩＭＯＳＦＥＴは、ソース／ドレインの近傍にボディーコンタクト領域を設け、チャネル電位（ボディー電位）を固定する構成がとられている。従来、例えばＮ^＋型ソース／ドレインに隣接して形成されたＰ^＋型のボディーコンタクト領域を有する。Ｐ^＋型のボディーコンタクト領域は、ゲート電極下のＰ⁻型のチャネル領域と電気的に接続される。これにより、直接ボディー電位を固定する。（例えば、特許文献１参照）。
特開２００２−２４６６００号公報

動作安定化のためにはボディー電位を固定する構成が有効であるが、ゲートの形状を工夫するため、ゲート容量が増大する。これにより、動作速度や消費電流に少なからず悪い影響を与える結果となる。

本発明は上記のような事情を考慮してなされたもので、ゲート容量を増加させずに、ボディー電位を制御可能とした構成を有する半導体装置及びその製造方法を提供しようとするものである。

本発明に係る半導体装置は、絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩＭＯＳトランジスタを有する半導体装置であって、前記ＳＯＩＭＯＳトランジスタにおいて、主ゲートに対してボディー電位の制御ゲートを別に有することを特徴としている。

上記本発明に係る半導体装置によれば、ＳＯＩＭＯＳトランジスタとしての主ゲートはバルク上のＭＯＳトランジスタと同様の形状であり、容量増加はない。しかも別にボディー電位の制御ゲートを有しており、ＳＯＩＭＯＳトランジスタのボディー電位の有用な制御ができる。
なお、上記本発明に係る半導体装置において、前記ＳＯＩＭＯＳトランジスタは、前記制御ゲートに与えられる所定の信号で活性化するトランジスタ動作でボディー電位のチャージ量が制御されることを特徴としている。

本発明に係るより好ましい実施態様としての半導体装置は、絶縁膜上に設けられた第１導電型の半導体基板領域と、前記半導体基板領域上のゲート絶縁膜と、前記ゲート絶縁膜上の主ゲート電極と、前記主ゲート電極の両側の前記半導体基板領域に形成された主第２導電型不純物領域と、前記主ゲート電極と離間して前記ゲート絶縁膜上に設けられた副ゲート電極と、前記副ゲート電極の両側の前記半導体基板領域に形成された副第２導電型不純物領域と、を具備し、少なくとも前記副ゲート電極下の前記半導体基板領域に形成するチャネル領域を利用して前記主ゲート電極下の前記半導体基板領域におけるチャージ量を制御することを特徴とする。

上記本発明に係る半導体装置によれば、副ゲート電極に周期的な信号を与えるなどして主ゲート電極下の半導体基板領域（ボディー）におけるチャージを抜くこともできる。また、副ゲート電極に信号を与えず、チャージを抜かずに主ゲート電極下の半導体基板領域（ボディー）の能力を高めることもできる。

なお、上記本発明に係る半導体装置において、好ましくは、前記副第２導電型不純物領域は、接地電位またはその他の所定電位に接続される部分を有することを特徴とする。
さらに、上記本発明に係る半導体装置において、好ましくは、前記主ゲート電極及び副ゲート電極、前記主第２導電型不純物領域及び前記副第２導電型不純物領域それぞれの一部表面に設けられた低抵抗化層と、前記一部表面以外の部分に設けられた前記低抵抗化層の形成防止領域と、をさらに具備したことを特徴とする。

本発明に係る半導体装置の製造方法は、絶縁膜上に設けられた第１導電型の半導体基板に素子領域を囲む素子分離領域を形成する工程と、前記素子領域に互いに離間して主ゲート電極、副ゲート電極を形成する工程と、前記主ゲート電極、副ゲート電極それぞれについて第２導電型不純物領域のソース／ドレインを含む主絶縁ゲート電界効果トランジスタ、副絶縁ゲート電界効果トランジスタを形成する工程と、を具備したことを特徴とする。

上記本発明に係る半導体装置の製造方法によれば、主、副各ゲート電極の形状は通常のバルクＭＯＳトランジスタと同様に形成できる。主、副各ゲート電極に従い、それぞれ第２導電型不純物領域のソース／ドレインが個々に形成される。

なお、上記本発明に係る半導体装置の製造方法において、より好ましくは、前記主ゲート電極、副ゲート電極それぞれの側壁を形成する工程と、前記主ゲート電極と副ゲート電極の離間部分を含む周辺の前記素子領域に絶縁膜を形成する工程と、露出した前記主ゲート電極、副ゲート電極、及び前記第２導電型不純物領域をシリサイド化する工程と、をさらに具備したことを特徴とする。
また、上記本発明に係る半導体装置の製造方法において、より好ましくは、前記副絶縁ゲート電界効果トランジスタのソース／ドレインを共に接地電位またはその他の所定電位に接続することを特徴とする。

発明を実施するための形態

図１、図２は、それぞれ本発明の第１実施形態に係る半導体装置の要部構成を示す平面図及びその等価回路図である。図１、図２で同様の箇所には同一の符号を付して説明する。
ＳＯＩ基板１１は、図示しないベース基板等に設けられた埋め込み絶縁膜上に形成されている。埋め込み素子分離領域１２によって、ＳＯＩ基板１１に素子領域が確立されている。ここでのＳＯＩ基板１１は、比較的低濃度のＰ型の不純物が導入されたボディーとしてのＰ⁻領域（Ｐ-well）１３が形成されている。Ｐ⁻領域１３上にゲート絶縁膜（図示せず）を介して主ゲート電極１５１が形成されている。主ゲート電極１５１には側壁（スペーサ）１６１が形成されている。主ゲート電極１５１の両側の基板１１にはソース／ドレイン領域Ｓ／Ｄが形成されている。ソース／ドレイン領域Ｓ／Ｄは、スペーサ１６１によって、周知のＬＤＤ（Lightly Doped Drain ）構造等が含まれるエクステンション領域を有する。

主ゲート電極１５１の延長方向に主ゲート電極１５１から離間した副ゲート電極１５２が形成されている。副ゲート電極１５２もＰ⁻領域１３上にゲート絶縁膜（図示せず）を介して形成されている。副ゲート電極１５２には側壁（スペーサ）１６２が形成されている。副ゲート電極１５２の両側の基板１１にはソース／ドレイン領域Ｓ／Ｄが形成されている。ソース／ドレイン領域Ｓ／Ｄは、周知のＬＤＤ（Lightly Doped Drain ）構造等が含まれるエクステンション領域を有する。

上記より、ＳＯＩＭＯＳトランジスタにおいて、主ＭＯＳＦＥＴＱｍ、副ＭＯＳＦＥＴＱｓを有し、主ゲート（１５１）に対してボディー電位の制御ゲート（１５２）を別に有する構成となっている。主ＭＯＳＦＥＴＱｍ、副ＭＯＳＦＥＴＱｓの２つのトランジスタを組み合わせるレイアウト形態は別段限定されない。

副ＭＯＳＦＥＴＱｓのソース／ドレイン領域Ｓ／Ｄには、例えば接地電位Ｖｓｓが与えられる。これにより、副ゲート電極１５２に適当な信号を供給して副ＭＯＳＦＥＴＱｓを動作させる。これにより、主ＭＯＳＦＥＴＱｍのボディー電位（ボディー・チャージ量）を制御する。なお、上述のように副ＭＯＳＦＥＴＱｓのソース／ドレイン領域Ｓ／Ｄは、接地電位Ｖｓｓ固定が通常であるが、それ以外の電位、または変動する電位を与えることも考えられる。また、副ゲート電極（ボディー電位の制御ゲート）１５２はリフレッシュのようなインターバル動作が好ましい。しかし、主ゲート電極１５１や周辺の回路動作における適当な制御信号を利用することも可能である。

上記実施形態によれば、ＳＯＩＭＯＳトランジスタとしての主ゲート電極１５１は、バルク上のＭＯＳトランジスタと同様の形状であり、容量増加はない（副ゲート電極１５２も同様）。しかも別にボディー電位の制御ゲート、すなわち副ゲート電極１５２を有しており、ＳＯＩＭＯＳトランジスタ（主ＭＯＳＦＥＴＱｍ）のボディー電位の有用な制御ができる。

図３（ａ），（ｂ）〜図６（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す平面図及びＢ−Ｂ断面図である。前記第１実施形態の図１、図２と同様の箇所には同一の符号を付して説明する。
図３（ａ），（ｂ）に示すように、埋め込み絶縁膜１０上にボディーとしてＰ⁻領域１３を有するＳＯＩ基板１１が形成されている。ＳＯＩ基板１１に対し、埋め込み素子分離領域１２を形成する。埋め込み素子分離領域１２を形成する一例として、窒化膜等を含むマスク部材を伴い、所定パターンのトレンチを形成し、次に、トレンチ内の側壁酸化工程を経て高密度プラズマを利用したＣＶＤ（化学的気相成長）技術によりＣＶＤ酸化膜を堆積する方法がある。その後、ＣＭＰ（化学的機械的研磨）技術を利用した平坦化処理及びウェットエッチングを用いたマスク部材の除去を経る。

次に、図４（ａ），（ｂ）に示すように、犠牲酸化膜の形成後、しきい値（Ｖth）調整を兼ねた所定導電型、つまりＰ型、Ｎ型それぞれのチャネルイオン注入をする。ここではＮチャネル用のイオン注入である。次いで、ウェットエッチング等で犠牲酸化膜を除去した後、ウェット酸化法等を用いゲート絶縁膜１４を形成する。次いで、例えばＣＶＤ法等によりポリシリコン膜を堆積する。次いで、所定の導電性を得るためのイオン注入を経た後、ポリシリコン電極としてパターニングする。これにより、主ゲート電極１５１、副ゲート電極１５２を形成する。

次に、図５（ａ），（ｂ）に示すように、主ゲート電極１５１、副ゲート電極１５２の領域をマスクにＬＤＤ構造、いわゆるエクステンション領域としての所定導電型の不純物イオンを注入する。これにより、図ではソース／ドレイン領域１７１，１８１が形成される。ＣＶＤ法によりゲート電極１５１，１５２上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ１６１，１６２を形成する。次に、ゲート電極１５１，１５２の領域及びスペーサ１６１，１６２をマスクにしてソース／ドレイン領域として所定導電型の不純物イオン注入を実施する。これにより、高濃度Ｎ^＋領域１７２，１８２が形成される。これにより、前記図１と同様に主ＭＯＳＦＥＴＱｍ、副ＭＯＳＦＥＴＱｓの形態が実現される。

次に、図６（ａ），（ｂ）に示すように、主ゲート電極１５１、副ゲート電極１５２の離間部分を含む周辺の素子領域にシリサイド化を防止するマスク部材２１を配する。マスク部材２１は、例えば酸化膜等の絶縁膜で構成される。その後、サリサイドプロセスを経る。すなわち、ゲート電極１５１，１５２、それぞれのソース／ドレイン領域Ｓ／Ｄを自己整合的にシリサイド化する。これにより、低抵抗化層（シリサイド層）２２を形成する。その後は図示しないが、層間の絶縁膜を形成し、層間の絶縁膜を貫通する各コンタクト部が形成される。コンタクト部は、通常のバルクＭＯＳＦＥＴと同様である。専用のボディーコンタクト部も不要である。

上記実施形態の方法及び構成によれば、サリサイドプロセスを経ることによってデバイスの低抵抗化、高速動作に寄与する。また、第１実施形態と同様、ゲート容量の増加はない構造となる。副ＭＯＳＦＥＴＱｓのソース／ドレイン領域Ｓ／Ｄには、例えば接地電位Ｖｓｓが与えられる。これにより、副ゲート電極１５２に適当な信号を供給して副ＭＯＳＦＥＴＱｓを動作させる。これにより、主ＭＯＳＦＥＴＱｍのボディー電位（ボディー・チャージ量）を制御する。また、副ＭＯＳＦＥＴＱｓのソース／ドレイン領域Ｓ／Ｄは、接地電位Ｖｓｓ以外の電位、または変動する電位を与えることも考えられる。副ゲート電極（ボディー電位の制御ゲート）１５２はリフレッシュのようなインターバル動作が望ましい。しかし、主ゲート電極１５１や周辺の回路動作における適当な制御信号を利用することも可能である。

以上説明したように本発明によれば、主、副各ゲート電極の形状は通常のバルクＭＯＳトランジスタと同様に形成でき、かつ、ＳＯＩＭＯＳトランジスタのボディー電位の有用な制御ができる。この結果、ゲート容量を増加させずに、ボディー電位を制御可能とした構成を有する半導体装置及びその製造方法を提供することができる。

第１実施形態に係る半導体装置の要部構成を示す平面図。図１の等価回路図。本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す平面図及びＢ−Ｂ断面図。図３に続く第２の平面図及びＢ−Ｂ断面図。図４に続く第３の平面図及びＢ−Ｂ断面図。図５に続く第４の平面図及びＢ−Ｂ断面図。

符号の説明

１１…ＳＯＩ基板、１２…素子分離領域、１３…Ｐ⁻領域、１４…ゲート絶縁膜、１５１…主ゲート電極、１５２…副ゲート電極、１６１，１６２…側壁（スペーサ）、１７１、１８１…エクステンション領域、１７２，１８２…Ｎ^＋領域，２１…マスク部材、２２…低抵抗化層（シリサイド層）、Ｑｍ…ＳＯＩ基板上の主ＭＯＳＦＥＴ、Ｑｓ…ＳＯＩ基板上の副ＭＯＳＦＥＴ。

Claims

絶縁膜上に形成されたシリコン単結晶をボディーとしてトランジスタ素子を構成するＳＯＩＭＯＳトランジスタを有する半導体装置であって、
前記ＳＯＩＭＯＳトランジスタにおいて、主ゲートに対してボディー電位の制御ゲートを別に有することを特徴とした半導体装置。
前記ＳＯＩＭＯＳトランジスタは、前記制御ゲートに与えられる所定の信号で活性化するトランジスタ動作でボディー電位のチャージ量が制御されることを特徴とした請求項１記載の半導体装置。
絶縁膜上に設けられた第１導電型の半導体基板領域と、
前記半導体基板領域上のゲート絶縁膜と、
前記ゲート絶縁膜上の主ゲート電極と、
前記主ゲート電極の両側の前記半導体基板領域に形成された主第２導電型不純物領域と、
前記主ゲート電極と離間して前記ゲート絶縁膜上に設けられた副ゲート電極と、
前記副ゲート電極の両側の前記半導体基板領域に形成された副第２導電型不純物領域と、
を具備し、
少なくとも前記副ゲート電極下の前記半導体基板領域に形成するチャネル領域を利用して前記主ゲート電極下の前記半導体基板領域におけるチャージ量を制御することを特徴とする半導体装置。
前記副第２導電型不純物領域は、接地電位またはその他の所定電位に接続される部分を有することを特徴とする請求項３記載の半導体装置。
前記主ゲート電極及び副ゲート電極、前記主第２導電型不純物領域及び前記副第２導電型不純物領域それぞれの一部表面に設けられた低抵抗化層と、前記一部表面以外の部分に設けられた前記低抵抗化層の形成防止領域と、をさらに具備したことを特徴とする請求項３または４記載の半導体装置。
絶縁膜上に設けられた第１導電型の半導体基板に素子領域を囲む素子分離領域を形成する工程と、
前記素子領域に互いに離間して主ゲート電極、副ゲート電極を形成する工程と、
前記主ゲート電極、副ゲート電極それぞれについて第２導電型不純物領域のソース／ドレインを含む主絶縁ゲート電界効果トランジスタ、副絶縁ゲート電界効果トランジスタを形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
前記主ゲート電極、副ゲート電極それぞれの側壁を形成する工程と、前記主ゲート電極と副ゲート電極の離間部分を含む周辺の前記素子領域にシリサイド化防止用のマスク部材を形成する工程と、露出した前記主ゲート電極、副ゲート電極、及び前記第２導電型不純物領域をシリサイド化する工程と、をさらに具備したことを特徴とする請求項６記載の半導体装置の製造方法。
前記副絶縁ゲート電界効果トランジスタのソース／ドレインを共に接地電位またはその他の所定電位に接続することを特徴とする請求項６または７記載の半導体装置の製造方法。